De acuerdo con el libro Vo = 0 cuando VI (voltaje de compuerta) = 0. ¿Por qué es así?
¿Por qué el libro también supone que ambos mosfets están operando en la región de saturación? cuando VI = 0.
Aprecio la ayuda. Muchas gracias
De acuerdo con el libro Vo = 0 cuando VI (voltaje de compuerta) = 0. ¿Por qué es así?
¿Por qué el libro también supone que ambos mosfets están operando en la región de saturación? cuando VI = 0.
Aprecio la ayuda. Muchas gracias
De acuerdo con el libro Vo = 0 cuando VI (voltaje de compuerta) = 0. ¿Por qué es así?
Debido a que los dos transistores coinciden perfectamente, \ $ I_ {DP} = I_ {DN} \ $. Así que no hay corriente a través de la resistencia. Lo que significa que no hay voltaje en la resistencia, por lo que \ $ v_o \ $ está a un potencial de tierra.
¿Por qué el libro también supone que ambos mosfets están operando en la región de saturación?
La condición para la saturación del dispositivo NMOS es \ $ V_ {GS} \ gt V_ {t} \ $ y \ $ V_ {DS} \ ge V_ {GS} -V_t \ $.
Dado que la puerta y el drenaje tienen el mismo potencial, sabemos que \ $ V_ {DS} = V_ {GS} \ $ y, por lo tanto, \ $ V_ {DS} \ $ es mayor que \ $ V_ {GS} \ $ menos algún valor positivo.
El mismo argumento se mantiene para el dispositivo PMOS con los cambios de signo apropiados.
Cuando el Vgs = | Vt | tanto para Nch como para Pch, tiene total (Vdd-Vss) / 2 como sesgo de salida de entrada = 0, que se pudo probar con una resistencia de realimentación de 10M.
Bajo esta condición, cuando Vgs = Vgs (sat) = Vt, significa el umbral de saturación que desvía el suministro a una corriente uA u ux específica. Esto se ajusta en CMOS para dar a RdsOn un valor ligeramente más alto durante la transición que cuando se aplica Vdd o Vss completo a Vgs. Cada valor nominal de voltaje máximo tiene una salida estándar. Ron y el VTech deben seleccionarse para lograr una buena integridad de la señal al impulsar las cargas de la puerta capacitiva a alta velocidad.
Pero en esta pregunta, funcionaría en modo lineal con un mayor consumo de corriente que los niveles lógicos estáticos. Como tal, la lógica original de la serie CD4xxx se usaba a menudo con inversores hexadecimales como 6 amplificadores operacionales de retroalimentación negativa con un producto de alto GBW usando Rf / Rin = 10 para etapa única y hasta 1000 para CMOS de 3 etapas con buffer.