estoy luchando para calcular el tpdhl / tplh no sé cómo calcular ¿existe algún algoritmo para la forma en que calculamos la propagación del tiempo de mayor a menor, etc. varias preguntas pidiendo tomar el camino largo / corto pero realmente no entiendo
por ejemplo 
el sumador completo con 3 nand gates y 2 xor gate. ver un alma en este ejemplo seguramente será realmente útil.
(puedes elegir un tiempo aleatorio para cada puerta solo por el concepto gracias otra vez!)
Utilizando los típicos retrasos en el fanout bajo: 74LS00 74LS86
Suponiendo la transición de todas las puertas.
C_OUT_PLH = 6.5 + 9 + 10 = 25.5ns típico
SUM_PHL = 6.5 + 7 = 13.5ns típico
SUM es dos retrasos, mientras que C_OUT es tres retrasos.
Te lo dejo a ti para encontrar C_OUT_PHL y SUM_PLH. Elija una combinación de A, B y C_IN para que la NAND [5] pase de H a L.
El más largo implica 3 retrasos de puerta. El más corto implica 1 retardo de puerta. SUMA cuando C_IN cambia.
Suponiendo que todas las puertas tienen el mismo retraso, (pero los 2 tipos tendrán diferentes retrasos), entonces el tiempo más corto de Alto a Bajo, o de Bajo a Alto, será de C_IN a SUMA, ya que solo pasa por la puerta 4. El tiempo más largo será A o B hasta Cout cuando C_IN está involucrado, como las puertas 1, 2 y 4 están involucradas.
Ambos requieren el supuesto de que las otras entradas están en el nivel correcto para permitir que la señal de interés pase sin esperar a que los otros estados cambien.
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