Tenía un diseño reciente marcado en la casa de PCB debido a una vía que casi no se conectaba al plano de poder que debería tener, debido a su ubicación en una línea dividida (ver más abajo).
Quiero agregar una regla de diseño para detectar este tipo de problema potencial en el futuro, pero no puedo averiguar cómo hacerlo. He intentado usar las reglas de "Conexiones incompletas" y "Mínimo en el anillo", pero ninguno de ellos lo marca.
¿Existe una regla de diseño en Altium que se detectará cuando la mayor parte del cobre de una vía esté enmascarado debido a una línea dividida?
