Sugerencias de diseño de PCB de cuatro capas

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Recientemente he diseñado un PCB de cuatro capas en KiCad. Es un espectrómetro que tiene PIC24EP y un sensor de imagen lineal CCD (TCD1304). La capa se apila como sigue:

  1. Señal (sin vertido de cobre)
  2. tierra
  3. plano de potencia de 3.3 V
  4. Señal (cobre vaciado conectado a tierra)

La capa SUPERIOR es de color ROJO y la capa inferior es de color VERDE. Las capas medias son completamente de vertido de cobre (no hay rastro en ellas). A continuación se muestra la imagen de mi diseño:

Heleído aquí sobre tres tipos de acoplamiento, y he estado tratando de reducir la mayor cantidad de ruido posible (ni siquiera µV, Si es posible lograrlo. He mencionado a continuación cómo creo que mi placa debería evitar cada tipo de acoplamiento. Sin embargo, no estoy seguro de haber entendido el concepto correctamente y tal vez me haya perdido algunas cosas que aún no conozco. Es por eso que he publicado esta pregunta. Por favor revise mi tablero y mi explicación y ayúdenme.

Acoplamiento de impedancia común:

El plano de tierra detrás de la capa de señal SUPERIOR ayuda a reducir la impedancia del suelo (ya que tiene el área más amplia). He usado dos pines para GROUND en el encabezado J1 para reducir el acoplamiento de impedancia común.

Acoplamiento de campo eléctrico:

Me he ocupado de la distancia entre pistas críticas. El pin analógico del TCD1304 está lejos de los relojes del TCD1304 y del oscilador.

Acoplamiento de campo magnético:

Sé que el acoplamiento del campo magnético se puede reducir si hay una gran distancia entre los bucles y se alinean a 90 grados entre sí. Hay una gran distancia entre las líneas de reloj TCD1304 y el pin ADC. Sin embargo, no puedo ejecutar pistas horizontales / verticales en las capas superior / inferior, ya que creo que no es posible (sugiera a cada uno que si estoy equivocado).

Con respecto a la ruta actual de retorno:

La trayectoria de la corriente de retorno de la capa superior será el plano del suelo (ya que está justo debajo de ella) y de la capa inferior será el plano de 3.3 V. Creo que la trayectoria de la corriente de retorno para el oscilador y el cristal será el plano de tierra y, como se puede ver en el diseño, no se interrumpe. La ruta de la corriente de retorno de las líneas de reloj del TCD y la línea de salida analógica estará justo debajo de la señal y, por lo tanto, tampoco se interrumpirá.

No estoy muy seguro de las referencias de voltaje (LM4041). Quiero tener un acoplamiento muy bajo para ellos para referencias estables. Creo que no hay tal problema con mis referencias en mi tablero, pero puedo considerar colocarlas en la capa inferior si ayuda a lograr un buen desempeño.

No estoy seguro de la posición (en qué capa) de los condensadores de desacoplamiento. Por favor, dime la mejor ubicación para ellos.

La frecuencia de reloj de TCD es 2 MHz. El PIC24EP tiene cristal SMD de 12 MHz. El F osc del PIC es de 64 MHz. Sé que tal vez la mayoría de las cosas no importarán a esta frecuencia, pero soy un estudiante universitario que intenta aprender y construir cosas. Por favor, apúntame hacia la dirección correcta.

EDIT 2:

He modificado mi diseño como sugerido por otros (solo resolví el problema de los parches). Estoy trabajando para reducir el ruido al comprender lo que otros han sugerido.

    
pregunta buddha

4 respuestas

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Parece que AnalogSignal está adyacente a MasterClear, que proviene de una señal externa (J3). MC se omite, pero la tapa ESL & ESR evita el bypassing de alta frecuencia; Además, la tapa de derivación convierte los voltajes de la basura en campos magnéticos de la basura. Agregue 1Kohm en la parte inferior derecha de la PCB, cerca del conector J3, para formar LowPass, y también limite las corrientes que se convertirían en campos magnéticos. [en el diseño de PCB, inserte una nueva resistencia donde se muestre el texto "J3", justo a la izquierda del pin # 1 de J3. Una vez más, esto supone que MC sale de la PCB y trae basura.]

[La tapa del MC está a un centímetro de AnalogSignal y ortogonal. El problema son los pines adyacentes utilizados por AnalogSignal y MC, que causan el acoplamiento de Efield y Hfield.]

Sus 3 señales inferiores izquierdas (digitales, pines 3/4/5) en el sensor también transmitirán basura MCU al sensor, porque la MCU nunca está en silencio y los niveles lógicos de su 3 señales nunca estarán limpias. Sugiero instalar 3 resistencias, a la izquierda del cristal Y1, en serie, y luego 3 condensadores SMT a GND; este es otro filtro LowPass, usado para desviar la basura MCU a GND; el objetivo es mantener las corrientes de basura fuera del sensor; para hacer esto, use resistores de alto valor (que limitan inherentemente las corrientes de basura en el sensor) y / o capacitores de 100PF cerca de los pines del sensor 3/4/5 para desviar la mayor parte de la basura FUERA del sensor; El sensor ESD y MOSgates (3-5pf) aún admitirán parte de la basura de MCU. Mejor aún, es un búfer IC, con VDD privado, entre MCU y Sensor.

Con respecto al acoplamiento de Efields al sensor analógico # 21, traiga el metal desde el pin # 20 y el pin # 22 (gnds) cerca de la señal analógica; Estos gnds capturarán aún más de los Efields. Si puede hacer que la traza analógica sea aún más delgada (10 milésimas u ocho milésimas de pulgada) y que los otros gnds analógicos se cierren, aún más Efields serán interceptados por GND. Y si lo desea, agregue 100pF SMT en el pin analógico, causando una acción muy beneficiosa del divisor de voltaje entre el acoplamiento Efields a través del aire (capacitancia muy pequeña) y la C_out inherente del sensor + C_in de MCU + 100pF; su sensor podría no tolerar ninguna capacitancia adicional.

Con respecto al acoplamiento magnético, los planos subyacentes (GND y VDD) tienden a interceptar Hfields; Todavía no puedo poner mejores números de atenuación en estas topologías, pero estamos trabajando en eso. Hemos discutido la reducción del HF de Master Clear, usando una resistencia cerca de J3 (suponiendo que J3 trae un MC externo). Observo una tapa de derivación C10 a solo un pin de la entrada analógica del sensor a la MCU; ¿Puede colocar esa tapa de derivación BAJO LA MCU, en el lado opuesto de PCB? ¿Qué tan serio es esto?

Usando $$ Vinduce = MU0 * MUr * Área / (2 * pi * Distancia) * dI / dT $$, esto se convierte en $$ 2e-7 * Área / Distancia * dI / dT $$

Suponiendo que el área es 2mm * 2mm, la distancia es 2mm, y dI / dT es 10mA / 1nS, el Vinduce es 2e-7 * 2mm * 10 ^ 7 amp / seg = 4 miliVolts. Por lo tanto, es necesario mantener los campos magnéticos de la tapa bypass alejados de las trazas de entrada analógica para ENOB de 10 bits o más.

EDITAR Hace años, diseñé un digitalizador de píxeles de cámara de 6 canales y 4 mega muestras y 12 bits Av = 2/4/8/16. Los datos salieron a través de 4 transmisores FiberOptic. Aparte de los flujos de bits SPI para establecer ganancias y compensaciones (mediante DAC de 16 bits) y tamaños de imagen y velocidades de cuadro (hasta 100,000 cuadros / segundo si la imagen era solo 8X8), la única "basura" entrante fueron las líneas de alimentación de CC y El reloj del sistema. Las cascadas de filtros PI rechazaron la mayor parte de la basura SwitchReg (remota). Un aspecto cuidadoso del diseño de PCB fue ----- colocando las tapas de bypass OpAmp --- > Ortogonal < --- a la ruta de la señal. Tenía 12 bits / + - 2,5 voltios, siguiendo Av = 16x, por lo que el piso de cuantificación fue 16uV * 5 = 80 microVolts. ¿Cuál habría sido la retroalimentación autoinducida de HF inyectada? Supongamos un cubo de 1 mm (área / distancia) y 1mA / 10nS dI / dT.

Vinduce = 2e-7 * 1mm * 10 ^ 5 Amp / segundo = 2e-10 * 1e + 5 = 2e-5 = 20 microVolts.

Dado que no tengo control sobre el filtro de R + C justo antes del ADC, no tuve control sobre el "dI / dT". ¿Resultado? Absolutamente ningún artefacto visible en las imágenes recuperadas. Sobre diseño? posiblemente así Pero el cliente estaba muy satisfecho.

[Con respecto a la colocación de los condensadores de bypass ORTHOGONAL a AnalogSignal --- sí, queremos minimizar la inductancia mutua.]

[En el gráfico de PCB original, observe la gran cantidad de "negro" alrededor del Sensor pin21 "Señal analógica". Rellene ese negro, lo más cerca que pueda, con cobre que está conectado a tierra.]

simular este circuito : esquema creado usando CircuitLab

¿Qué sucede realmente cuando GROUNDED FOIL se coloca en la misma capa que una señal analógica y está muy cerca? El flujo de Efield entrante es recolectado principalmente por GROUNDED FOIL, lo que reduce la "corriente de desplazamiento" inducida en la señal analógica.

    
respondido por el analogsystemsrf
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Dado que ha puesto su diseño en revisión, permítame resaltar dos áreas en las que no hay razón para tener conexiones tan descuidadas en sus almohadillas de microcontrolador. Debería hacer que los trazados salgan de las almohadillas al mismo ancho de las almohadillas y, luego, ensanchar si lo desea.

Ejemplo 1:

Ejemplo2:

Está haciendo otras preguntas esotéricas y ni siquiera está prestando atención a los detalles triviales.

    
respondido por el Michael Karas
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Si su microprocesador tiene una función para detener la CPU durante la adquisición, úselo.

Ahora, su diseño de referencia analógico tiene problemas.

La referencia analógica del PIC es el voltaje entre AREF y AGND. Sin embargo, la tapa de desacoplamiento de referencia no está conectada entre AREF y AGND, sino que está en la capa inferior, y no tiene vías, lo que significa que su conexión a tierra se conectará a cualquier parte del vaciado de cobre inferior que esté allí ... no sabes qué corrientes fluyen en este vaciado de cobre, ya que colocas todas las demás tapas de desacoplamiento allí y tiene muy pocas vías con respecto al plano principal.

Consejo:

  • Eliminar verter en la capa inferior.
  • Extienda el plano de potencia solo bajo el microcontrolador
  • No alimente el sensor de la potencia del microcontrolador ruidoso, use un filtro LC pequeño
  • ¡Coloque las vías de tierra en su tapa de desacoplamiento!
  • Ponga todo en la capa superior, el ensamblaje será más barato ...
respondido por el peufeu
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Cosas que necesita estudiar y aprender antes de poder diseñar buenos tableros.

1) Reglas de DRC para el diseño y la práctica estándar (al menos 30 páginas) Se pueden encontrar en la web

2) Libro de diseño EMI de Henry Ott o similar que incluye ruido emitido y emitido: egress & reducción de ingreso, 20 soluciones comunes, tales como perlas de ferrita CM, impedancia controlada diferencial, pistas de protección, vaciado de cobre, etc. (Puede haber más libros actualizados, pero menos completos)

3) Obtenga una tienda de tableros de buena calidad con DRC automatizado y bajo costo

por ejemplo Sierra Proto Express en "Silicon Valley", CA

2, 4, 6 layer low-cost, quickturn prototype PCB fabrication
Pre-defined specifications
Automatic file verification
Free instant DFM on your file
Find whether your design matches No Touch specs
See layer images as seen by our system to ensure proper registration, polarity etc
Get a Netlist compare report
No holds processing
Minimum finished hole size down to 8 mils
Trace /space down to 4 mils
Now allows 0.250" (250 mils) Non-Plated Holes
RoHS-Compliant (Lead-free material and surface finish)
Instant online quoting, ordering and tracking

"especificaciones estándar" enlace "Better DFM" enlace

por ejemplo Comprobaciones de señal

Conductor Width
Spacing
Annular Ring
Drill to Copper
Hole Registration
Text Features
Missing Copper
Features Connection
Missing Holes
Unconnected Lines
Rout to Copper

Controles de avión

Drill to Copper
Annular Ring
Spacing
Conductor Width
Thermal Air gap / Spoke Width
Missing Copper
Rout to Copper
Drill Registration
Clearance smaller than hole

Solder Mask Checks

Solder Mask Clearance
Coverage  Rout to Mask Spacing
Missing Solder Mask Clearance
Exposed Lines
Partial Clearances

Comprobaciones de pantalla de seda

Silk Screen to Mask Spacing
Silk Screen to Copper Spacing
Silk Screen to Hole Spacing
Silk Screen to Rout Spacing
Line Width
Text Height
Silk Screen Over Copper Text

Drill Checks

Hole Size
Duplicate Holes
Hole Spacing
Touching Holes
Plane Shorts
Holes to Rout
Missing Holes

4) Diseño de DFM para fabricabilidad

5) Diseño DFT para comprobabilidad

6) Diseño DFC por costo

Lo anterior es solo una parte de una serie de optimizaciones de diseño. Todos juntos, fueron llamados DFX acuñado por Nortel

    
respondido por el Tony EE rocketscientist

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