Sé que si uso
s1 |=> s2
la siguiente secuencia de expresión s2 se evaluará en la siguiente marca de reloj. Sin embargo, si no hay un reloj (circuito combinado), ¿cómo se evaluará la afirmación? ¿El simulador esperará 1 período de tiempo y comprobará s2 o es otra cosa?
Debe haber un reloj declarado en algún lugar. Se puede declarar en la secuencia misma, la propiedad que llama a la secuencia, la aserción que llama a la propiedad / secuencia o un bloque default clocking en el módulo / interfaz donde reside la aserción / propiedad / secuencia.
Normalmente no se ponen aserciones en la lógica conbinacional. Con la lógica combinacional RTL, por lo general, no se debe considerar el retraso. Las afirmaciones están destinadas a la comprobación de flop a flop.
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