¿Cómo puede diseñar un circuito divisor de frecuencia?

Suponiendo una frecuencia máxima de ~ 4GHz, podría conectar en cascada tres de estos chips divisores EC4 x4 (SY10100EP33V) , por un total de 4x4x4 = 64 razón de división. No son programables, por lo que son fáciles de usar, al igual que las chanclas. Suficiente para llevar la frecuencia a un ~ 63MHz más manejable.

Se puede lograr una división adicional utilizando un contador binario simple de una familia lógica común, como 74HC4060 que puede funcionar de manera segura hasta ~ 80MHz si se alimenta a 5V. Tiene un contador interno de 14 etapas, por lo que puede dividirse por un factor máximo de 2 ^ 14 = ~ 16,000, suficiente para realizar la división a cualquier frecuencia más baja que desee.

Por supuesto, es posible que tenga que diseñar un circuito de interconexión adecuado entre los chips ECL y el contador de HC: los niveles lógicos podrían no ser compatibles por conexión directa, estudie las hojas de datos cuidadosamente. De todos modos, el contador "4060" es una parte bastante común también en otras familias CMOS (AC, LV, etc.), por lo que puede buscar partes análogas (por ejemplo: 74LVC4060, 74AC4060, etc.) y ver si sus niveles lógicos son más adecuados para conexión directa con salidas ECL.

La parte del PLL que divide la frecuencia de GHz de su VCO en una frecuencia más manejable (menos de 100 MHz o menos) se llama un preescalador.

Para la frecuencia de GHz necesita una lógica especial que sea lo suficientemente rápida, esto suele ser ECL (lógica acoplada del emisor) o CML (lógica de modo actual). En realidad, la arquitectura de ECL y CML es la misma, ECL es una variante de CML y si la implementa en CMOS, entonces no hay emisores, por lo que se llama CML.

Aunque es posible construir un divisor de frecuencia de, por ejemplo, un factor 500 utilizando CML, esto casi nunca se hace ya que es muy ineficiente en cuanto a potencia. Entonces, lo que se hace comúnmente es que solo una parte del divisor está en CML y el resto sería lógica estándar (CMOS).

Por lo general, estos divisores de frecuencia tienen un factor de división programable, de modo que se pueden hacer varias frecuencias en el rango de GHz mientras el reloj de referencia del PLL está fijo.

Este no es el lugar para entrar en más detalles sobre este extenso tema. Afortunadamente, se han escrito muchos libros excelentes sobre RF PLL y sintetizadores. Uno que recomendaría es "Arquitecturas para sintetizadores de frecuencia de RF" de Cicero Vaucher.