Retardo de puerta de multiplicación

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Retardo de puerta de multiplicación

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¿Cómo encuentra la demora de la puerta para un circuito multiplicador básico que ANDs cada bit del multiplicando con el multiplicador desplaza el multiplicando a la izquierda y el multiplicador a la derecha hasta que el multiplicador esté vacío, luego agrega las columnas?

Estoy tratando de averiguar la ecuación de tiempo general para este tipo de multiplicación, así como para la multiplicación más rápida de acarreo y ahorro. Si alguien sabe de un enlace que tiene esta información que sería muy útil también.

digital-logic timing multiplier

pregunta Austin

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Si está hablando de un multiplicador general, sincronizado, de desplazamiento y adición, el retraso total será \ $ NT_p \ $, donde \ $ N \ $ es el número de bits y \ $ T_p \ $ es el período de reloj. El período de reloj debe ser más alto que el tiempo que tarda una adición de N bits para que tenga lugar, por lo que, en resumen, Demora = \ $ NT_p \ geq NT_N \ $ donde \ $ T_N \ $ es la hora adición de bits para completar.

Para la multiplicación de carry carry, Delay = \ $ NT_1 + T_N \ $, donde \ $ T_1 \ $ es el tiempo que tarda en calcularse una adición de 1 bit.Así que al comparar los dos esquemas de multiplicación podemos ver la adición guardada será más rápida que la multiplicación de desplazamiento y adición para \ $ N > 2 \ $. La multiplicación Shift-and-add es eficiente en cuanto a recursos, mientras que la multiplicación por transferencia segura es eficiente en tiempo.

Retardo de puerta de multiplicación

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