Fase de bucle bloqueado: confusión en el rango de bloqueo

¿Ha consultado la hoja de datos del 4046 PLL ? El 4046 contiene ambos tipos de PD.

El tipo 1 PD implementado como XOR genera 0 cuando ambas señales de entrada son iguales y genera un 1 cuando no lo son. No puede distinguir entre ambas señales, por lo que no puede detectar si Fvco es demasiado alto o demasiado bajo. Solo puede detectar que "no es lo mismo" que Fin.

En phase = π la señal se invierte, de modo que en phase = π - delta la señal de salida de la PD es la misma que la de phase = π + delta . Esto explica la pendiente positiva que cambia a una pendiente negativa en la fase = π. La señal de entrada se invierte, pero XOR la trata de la misma manera, ¡no puede hacer nada mejor!

"¿Por qué un PLL con este tipo de PD no se bloquea si la entrada de diferencia de fase a la PD es mayor que 2π?" Su suposición es errónea, sí se bloquea. Déjame explicarte:

Te doy dos señales y un osciloscopio de 4 canales. En t = 0 te proporciono 3 señales:

la señal A es una onda sinusoidal de 1 kHz que comienza en la fase = 0

la señal B es una onda sinusoidal de 1 kHz que comienza en la fase = π

la señal C es una onda sinusoidal de 1 kHz que comienza en la fase = 10 π

Ahora dime que señal es cual! ¡Piénsalo antes de seguir leyendo!

La respuesta es que solo puedes decirme cuál es la señal B. No se pueden distinguir las señales A y C porque se repite una onda sinusoidal. En sí, cada 2π de la fase.

Al igual que usted, un PD de tipo 2 tampoco puede distinguir las señales que se desplazan en 2π por lo que tratará una fase de delta igual que una fase de delta + 2π o delta + 4π. Es por eso que la gráfica solo muestra 0 a 2π, la gráfica se repite cada 2π al igual que una onda sinusoidal.

¡ puede sin embargo, distinguir una fase de π - delta de una fase de π + delta ! Esa es su ventaja sobre un tipo 1 PD.

Para una PD de tipo 2, no es la fase absoluta que está bloqueada, es el módulo (2π) de esa fase y eso está bien cuando la señal se repite.

  

¿Podría explicar qué determina dónde se bloquearía el PLL?   ¿La pendiente ascendente para el PLL Tipo I? Por dónde, me refiero a lo que será el   diferencia de fase final cuando el bucle se bloquea y si depende de   ¿La frecuencia de la señal de entrada?

El VCO produce una frecuencia que se puede cambiar por un voltaje de control. Esa tensión de control se deriva totalmente (a través de los filtros y la amplificación) de la señal de "error" del detector de fase. Esa es la historia de fondo y debería estar bien con eso hasta ahora.

En un escenario perfecto de frecuencia de rango medio, digamos que el voltaje de control es de 2,5 voltios. Si ese voltaje aumentara, la frecuencia de salida del VCO disminuiría y, si ese voltaje disminuyera, la frecuencia de salida del VCO aumentaría.

Esto asegura que la retroalimentación negativa esté en la pendiente ascendente del EXOR pero, igualmente, si se invirtiera el control VCO, se produciría una retroalimentación negativa en la pendiente descendente.

Digamos también que el detector de fase EXOR se ejecutó en suministros lógicos de 5V. Esto ahora significa que el voltaje de salida promedio de rango medio también es de 2,5 voltios. Esto sucede cuando la fase de las dos señales en la entrada EXOR están separadas por 90 grados, es lo que llamaríamos bloqueo verdadero para un detector de tipo I.

Este escenario (bang-on absoluto de rango medio) no produce errores de fase y veríamos dos frecuencias idénticas que están bloqueadas en frecuencia y bloqueadas en fase a 90 grados.

Ahora considere el escenario donde le estamos pidiendo al VCO que no esté en el rango medio. Digamos que la tensión de control necesaria para obtener el bloqueo sería de 3,75 voltios. Digamos también que para que EXOR produzca un voltaje promedio de 3.75 voltios, la diferencia de fase entre sus dos entradas tiene que cambiar para lograr esto y esta es la línea de fondo que creo que están preguntando.

3.75 voltios provenientes del EXOR significa que la fase no puede ser de 90 grados si debe haber suficiente voltaje para que el VCO quede bloqueado. Este escenario no es una solución totalmente práctica porque generalmente hay un bloque de ganancia insertado entre la salida filtrada del EXOR y la entrada al VCO.

El bloque de ganancia tiene el efecto de requerir un error de fase más pequeño para conducir el VCO a la frecuencia correcta. En el lado negativo, el bloqueo de ganancia puede causar inestabilidad y más fluctuación de fase cuando el PLL adquiere bloqueo.

¿Es esto lo que quieres entender?