Tiene problemas para diseñar una etapa de entrada JFET en un amplificador de transistores de varias etapas

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Me han dado la tarea de diseñar un amplificador de transistor de varias etapas.
Las especificaciones dadas son:

  • Ganancia de voltaje general: 80 (min) a 100 (max)
  • Resistencia de entrada no inferior a 1Mohm
  • Suministros de voltaje: + -10V
  • Alcance la máxima oscilación de voltaje de salida cuando la resistencia de carga es 2kohm
  • Acoplamiento capacitivo con corte de baja frecuencia no inferior a 30Hz pero no superior a 60Hz
  • El amplificador también debe incluir retroalimentación negativa de la etapa final a una etapa anterior (preferencia: voltaje-voltaje / serie de voltaje)

[PS. Soy consciente de que no necesito la tapa del emisor en la etapa 2 del diseño anterior; Creo que debo dividir la resistencia del emisor en dos resistencias separadas para la retroalimentación negativa que espero implementar.]

Estoy tratando de diseñar la primera etapa utilizando JFET, pero no he podido diseñarlo muy bien.
En la hoja de datos, veo que los valores típicos para IDSS y VGSoff son 10mA y -8V (aunque en el laboratorio, el VGSoff real parece ser = -4V).

Teniendo esto en cuenta, calculé valores de resistencias:
Suponiendo que RD = 4.5k y RL = 10k, calculé RS = 350ohm. Esto no parece funcionar en simulación en PSpice o cuando lo construí en el laboratorio.
¿Hay una manera de calcular RD / RL en lugar de asumir valores?

Sin embargo, tengo una pregunta sobre sesgo en mi caso. Fui con R1 = R2 = 2Meg (para respuesta de baja frecuencia). Todavía no funcionaba.
¿Cuál, desde el divisor Self-Bias y Voltage en la puerta, parece ser la mejor forma de utilizar mi diseño?

Incluso si obtengo valores, podría calcular hacia atrás y ver cómo funciona la teoría.

Ayuda muy apreciada!
Gracias

    
pregunta Ludo Pena

1 respuesta

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El diseño está un poco desviado en algunas áreas, primero, el esquema de polarización del FET está bien, pero es un poco negativo, ya que limitará la impedancia de entrada, debe apuntar a un esquema de auto polarización, el FET no le dará una ganancia por lo general, más de 4 veces, por lo que es hasta el último BJT para obtener la ganancia.

Deje que Re en ambas etapas se divida en 2 resistencias, con el más bajo en paralelo con el límite de derivación, su límite de frecuencia inferior se calcula mediante el límite de derivación \ $ valor = \ frac {1} {2 * pi * R * C } \ $ donde R es la resistencia en paralelo, para el límite de alta frecuencia, debe conectar una tapa entre colector y tierra o Vcc y calcular el valor igual pero con la resistencia como resistencia de colector.

Para ganancia, suponga Ic = 1mA, Ve = 1V, entonces Re = 1Kohm, ya que la ganancia es Av = -Rc / Re1, simplemente configure el Rc en un valor como 2K y una ganancia de, digamos, 10, Re1 = 200 ohm, ya que Re total = 1 K, entonces la resistencia derivada es 1k -200 = 800, suponga que la primera etapa es una ganancia de 2, la segunda etapa es una ganancia de 10 y la tercera etapa una ganancia de 5, entonces la ganancia total es 2 * 10 * 5 = 100

Para el FET, use un esquema de auto bias con una resistencia de 1 - 10 Meg y establezca la corriente, por ejemplo, en 1mA, ya que desea que funcione en modo activo, luego RgIg - RsId - Vgs = 0; ya que Ig = 0; luego RsId = -Vgs, Vgs = -4V, Id = 1mA, luego Rs = 4Kohm, también puede dividir y hacer el truco de bypass para obtener una ganancia mayor = -Rd / Rs, de lo contrario sería Av = -gmRd

Olvidé agregar el condensador de límite de frecuencia más alta, agregarlo en la última etapa desde el colector al Vcc antes de la tapa de desacoplamiento, para retroalimentación tomar una línea desde la parte superior de R8 a través de una resistencia y un condensador hasta la parte superior de R14 No tengo mucha experiencia con Feedback, pero creo que debería hacer una retroalimentación de shunt-shunt.

    
respondido por el mikeZ1

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