Controlador de puerta y problema de inestabilidad

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Este es un circuito controlador de puerta para un convertidor boost. Sin embargo, hay una parte que no entiendo. ¿Podría explicarlo o darme algunos enlaces para que pueda leer sobre eso?

Aquí está la parte que es confusa:

La adición de varias etapas al controlador introduce una Retardo de propagación entre las señales de entrada y salida. Esta el retardo degrada el margen de la fase de bucle de control y puede conducir a la inestabilidad. Para contrarrestar este efecto las puertas lógicas de los drivers. conectado en cascada debe escalarse progresivamente.

No entiendo por qué el retardo del margen de la fase de degradación y por qué escalar estas puertas así resolverá el problema. Muchas gracias por la ayuda.

    
pregunta anhnha

2 respuestas

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Los transistores de conmutación Ml y Mu son generalmente muy grandes , pueden tener una capacidad de fuente de compuerta de unos pocos pF. En chip, eso es mucho. Si intentara encender / apagar esos transistores con un inversor estándar tan pequeño como sea posible, entonces ese inversor tendrá dificultades debido a la enorme carga de estos grandes transistores de conmutación.

Es lo mismo que en la lógica digital donde tiene un cierto fan-out de una puerta lógica (como un inversor). Un inversor solo puede manejar 5 entradas, por ejemplo. Si desea conducir más, entonces puede esperar demoras por las cuales debe tener en cuenta o puede usar un inversor con una unidad de salida más grande, por ejemplo, una que puede manejar 20 entradas.

Es lo mismo para manejar estos transistores de conmutación grandes, no puede manejarlos desde un solo inversor pequeño, ya que el pequeño inversor demoraría mucho en cargar / descargar la compuerta de esos transistores de conmutación grandes. Y para mayor eficiencia, usted desea un cambio rápido en los convertidores DCDC. Así que tomamos un pequeño inversor, dejamos que ese motor accione uno más grande y uno impulsa uno aún más grande hasta un inversor muy potente y grande que puede impulsar las puertas de esos grandes transistores de conmutación directamente.

El circuito del conmutador que muestra es en realidad algo diferente, es un circuito de interrupción antes de hacer. Solo activará Ml cuando Mu esté desactivado y la inversa Mu solo estará activada cuando Ml esté desactivado. Sin este circuito, sería posible que ambos transistores de conmutación grandes estuvieran encendidos al mismo tiempo, cortocircuitando Vdd a tierra. Quieres evitar eso!

La historia del margen de fase probablemente tenga que ver con una alternativa al circuito de romper antes de hacer. Podría lograr un efecto similar simplemente esperando un cierto tiempo para que el otro transistor se apague antes de encender un transistor de conmutación. Sin embargo, dado que necesitaría una demora lo suficientemente larga como para asegurarse de que el otro transistor está apagado, habrá un tiempo más prolongado cuando ambos transistores estén apagados (porque se necesita cierto margen) en comparación con la situación en la que usaría el interruptor de ruptura anterior. -hacer circuito. Este tiempo más prolongado cuando ambos transistores están apagados reduce la señal de bucle de control del convertidor DCDC. Este es un tema complejo; si no lo entiende, lea un libro sobre él. También necesitarás cierta comprensión de los sistemas de retroalimentación en general.

    
respondido por el Bimpelrekkie
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En todo el circuito se intenta evitar que el PMOS y el NMOS se enciendan al mismo tiempo, esto se denomina corriente de "disparo directo" y, dado que estos son transistores grandes, este efecto puede ser muy grande. Esta corriente se desperdiciaría en lugar de ir a cambiar la carga.

Como ejercicio útil, simplemente haga un diagrama de tiempo con retrasos.

El retraso agregado afecta negativamente el margen de fase del controlador, por lo que el retraso debe minimizarse. El retraso mínimo en cualquier proceso dado es cuando las compuertas se escalan a medida que se acercan a la carga.

Para ver por qué, imagínese la pequeña compuerta lógica que impulsa el gran transistor, la compuerta lógica tiene una unidad de corriente mínima, por lo que será lenta. Hay un número óptimo de etapas y una escala de unidad actual óptima en cada etapa que determinará el menor retraso.

    
respondido por el placeholder

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