Demora de propagación en 4 inversor w / l

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Hola chicos, me dieron una tarea para optimizar el retardo de propagación de cuatro inversores que usan software de cadencia. La conexión del circuito se muestra en la figura de arriba. Me pidieron que cambiara la relación de w / l para pmos y nmos para obtener un retraso mínimo. La longitud de pmos y nmos es de 160nm. Entonces, solo necesito cambiar el ancho de pmos y nmos. Sin embargo, ¿qué debo poner el valor de ancho para pmos y nmos?

Necesito tphl = tplh (cmos simétricos). Comprendí que para tphl = tplh, la relación w / l pmos debe ser mayor que 2.5 w / l nmos. o cualquier otro valor sugerido ?????????

Incrementando el w de pmos: tplh reducirá Incrementando el w de nmos: tphl reducirá

1) ¿Cuál es el valor de ancho adecuado para cada pmos y nmos considerando longitud = 160 nm? 2) ¿Puede el ancho de pmos / nmos más pequeño que la longitud, es decir, > > > > w / l = 48nm / 160nm ???? o el ancho debe ser mayor que la longitud de pmos / nmos ??? 3) Ya que estoy usando el software de cadencia para diseñar, ¿debo tener en cuenta la capacitancia u otra fórmula?

ps: no estoy familiarizado con VLSI

    
pregunta nick1234

1 respuesta

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Ya que estás trabajando con Cadence, puedes usar la simulación para encontrar un óptimo.

Use una variable de diseño WP para el ancho del PMOS y WN para el ancho del NMOS. Definir un parámetro k.

Para el primer inversor, especifique el ancho del PMOS como WP y para el NMOS como WN. Para el segundo inversor, use k * WP y k * WN, para el tercer k * k * WP y k * k * WN, y así sucesivamente.

Realice un barrido paramétrico para k desde 2 hasta 10 con un incremento de 0.1 y evalúe el retraso de su búfer. Traza el resultado y encuentra el mínimo.

Para un enfoque más teórico, puede encontrar información aquí .

    
respondido por el Mario

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