JK diagrama de tiempo de flip-flop disparo por flanco positivo

En primer lugar, no debes ver si se trata de una salida "buena" o "mala", debería parecer "correcta".

Así es como veo tu pregunta: parece que el puerto de ENTRADA es tu puerto 'J', al que se le está dando la señal; y se espera que salga con el valor de salida para el cambio dado en J.

Debido a que se activa con flanco positivo, el valor de salida solo cambiará en la transición de borde positivo con respecto a su valor de salida en el ciclo del reloj anterior. Consideraré la siguiente tabla de verdad de JK-flip flop.

Vamos a analizarlo para cada borde del reloj.

CLK edge 1: La salida fue inicialmente cero (o para ser preciso, alta impedancia) y en edge1, INPUT = J = 0. Por lo tanto, la salida debería ser cero en este ciclo de reloj.

CLK edge 2: La salida en el ciclo anterior fue cero y ENTRADA = 0 en edge2. De nuevo, la salida en este ciclo es cero.

CLK edge 3:
La salida en el ciclo anterior fue cero y ENTRADA = 1 en edge3. Para J = 1, la salida es 1, para K = 0 o 1.

CLK edge 4: La salida en el ciclo anterior fue una y ENTRADA = 1 en edge4. Para J = 1, la salida cambiará a 0 si K = 1, o permanecerá en 1 si K = 0.

CLK edge 5: La salida en el ciclo anterior podría ser 1 o 0, dependiendo del valor de K. Si la salida fue 1, se aplica un caso similar de CLK borde 4. Si la salida era 0, para ENTRADA = J = 1, la salida se convierte en 1, para K = 0 o 1.

Creo que eso se aclaró lo suficiente. He asumido que K no está conectado a ninguna entrada de control, por lo que los valores de salida dependen de ello en ciertos bordes del reloj. Si se suponía que la pregunta significaba que INPUT se administra a J y K simultáneamente, entonces elija el caso en consecuencia. Déjame saber si tienes alguna confusión.

Tu diagrama de salida me parece correcto, pero no estoy seguro de que te quede claro qué es un flip-flop J-K.

  

Si no estoy equivocado, la entrada es solo J y K = 0, ¿no?

Bueno, no realmente: como se puede ver en enlace , configurando \ $ K = 0 \ $ acaba de poner su flip-flop en el "estado establecido", lo que significa que su salida \ $ Q \ $ será constantemente \ $ 1 \ $ (a partir del límite del reloj posterior, por supuesto), No importa cuál sea su entrada. Entonces, sí, la salida que graficaste es correcta, pero no es tu suposición de qué es "entrada".

Supongo que un uso más correcto de un flip-flop JK sería usar uno de los puertos (digamos \ $ J \ $) como una entrada adecuada que transporta una señal de un circuito y usa el otro (por lo tanto, , \ $ K \ $) como control de cómo quieres que sea tu salida (supongo que es posible que desees indicar algunas condiciones o eventos, o cosas por el estilo).