3.3V IC - 2.5V FPGA IO Bank

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Quiero conectar un TFP401 de 3.3V a un FPGA spartan 6 LX45T de 2.5V. Parece que cada dispositivo es tolerante al voltaje del otro dispositivo:

TFP401: 

DVDD                                      Min: 3.0V   Nom: 3.3V  Max: 3.6V
Input voltage range, logic/analog signals Min: –0.3V  Max: 4V
High-level digital input voltage(1)       Min: 2V     Max: DVDD  
Low-level digital input voltage(1)        Min: 0V     Max: 0.8V

Dispositivo Xilinx:

Estosignificaqueambosvanatransmitirasusrespectivosvoltajesysontolerantesarecibiralvoltajeopuesto.Nopuedovernadamaloenesto?

Noestoysegurodeunacosa:¿Tengoquepreocuparmeporlasfortalezasactualesdelaunidad?Siseespecificaunacorrientedeexcitacióndeldispositivoparaconducirunvoltajea2.5Vdentrodeuntiempoespecificado,yeldispositivoreceptoresperaunaentradade3.3Vcondiferentesumbralesalto/bajo,entonceslatasaderespuestadeentradapodríaestarfueradeespecificaciónyaque¿Laseñaltardamásendetectarsecomo"alta" en el extremo receptor?

No creo que esto sea un gran problema porque puedo especificar en mi tiempo que la señal es una señal LVCMOS33 en una línea de 2.5 V y que el FPGA puede compensar en consecuencia. También puedo cambiar la potencia de la unidad en el FPGA según sea necesario. Solo quiero estar seguro de que este es realmente el caso.

Aclaración: en este momento, mi intención es usar LVCMOS33 para las entradas y LVCMOS25 para las salidas. Nunca he visto esto hecho antes. Buena idea, mala idea?

Edición 1: implicaciones del uso de LVCMOS25 para entrada y salida:

Caso 1: salida FPGA, TFP401 in. 

FPGA out 2.5V. 
    FPGA   Output Low   is 0.4V max
    FPGA   Output High  is 2.1V min

TFP401 in 3.3V. 
    TFP401 Input  low   is 0.8V max <-- Fine.       FPGA out low  is below TFP by 0.4V.
    TFP401 input  high  is 2.0V min <-- Borderline. FPGA out high is above TFP by 0.1V.

Caso 2: TFP401 fuera, entrada FPGA. 

TFP401 out 3.3V. 
    TFP401 Output low   is 0.8V max
    TFP401 Output high  is 2.4V min

FPGA in is 2.5V. 
    FPGA   Input  low   is 0.7V max <-- Problem. TFP out low  is above FPGA by 0.1V.
    FPGA   Input  high  is 1.7V max <-- Fine.    TFP out high is above FPGA by 0.7V.

Los números FPGA tomados de aquí , página 10.

Los números TFP401 tomados de la hoja de datos vinculada en la primera línea.

    
pregunta stanri

1 respuesta

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Si estoy leyendo su pregunta correctamente, parece que planea establecer los pines en el FPGA como salidas y configurarlos con el estándar LVCMOS33. Eso no funcionará. Si observa la Tabla 1-5 en su pregunta, verá que LVCMOS33 no es compatible como salida con una V cco de 2.5V. Sólo como una entrada. Con un V cco de 2.5V, sus salidas deben ser todas de LVCMOS25.

Si recuerdo correctamente, el estándar de E / S, la potencia de la unidad y la velocidad de giro son por banco. Por lo tanto, es posible que desee separar sus entradas y salidas en bancos separados para poder utilizar el estándar LVCMOS33 en sus entradas.

Dicho esto, las velocidades de giro rápidas y las altas fuerzas de accionamiento no siempre son la mejor opción. Pueden causar problemas propios. Las transiciones más lentas reducen los efectos de reflexión y una menor fuerza de la unidad reducirá el rebote en el suelo.

Para empezar, simplemente lo dejaría en los valores predeterminados de LVCMOS25, velocidad de giro lenta y resistencia de la unidad de 12 mA. Ajuste solo si tiene problemas. Personalmente, rara vez he tenido que cambiar esto en la práctica cuando me comunico con chips. Y solo raramente cuando se manejan transistores discretos. Pero nunca he hecho nada que pueda considerarse de alta velocidad.

De las Spartan-6 FPGA SelectIO REsources :

  

Fuerza de accionamiento de corriente de salida alta y velocidades de giro de salida FAST   En general, el resultado es el rendimiento de E / S más rápido. Sin embargo, estos mismos   Los ajustes también pueden resultar en efectos de línea de transmisión en la PCB para   Todos menos los rastros de tabla más cortos. Cada IOB tiene una tasa de giro independiente   y controles de fuerza de conducción. Usa la velocidad de giro más lenta y la más baja   corriente de accionamiento de salida que cumple los requisitos de rendimiento para el   aplicación final.

Además de que el TFP401 parece estar diseñado para manejar una cierta cantidad de sesgo en los canales de datos:

  

Además, el sesgo entre los tres canales de datos es común. los   TFP401 / 401A utiliza un esquema de sobremuestreo de 4 × de los flujos de datos de entrada para   lograr una sincronización confiable con hasta 1-t pix   Tolerancia de sesgo canal a canal. Jitter acumulado en el reloj y   líneas de datos debido a reflexiones y fuentes de ruido externas también es   típico de la transmisión de datos en serie de alta velocidad; De ahí, el TFP401 / 401A.   diseño para alta tolerancia a la fluctuación de fase.

    
respondido por el embedded.kyle

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