Me he dado cuenta de que los retrasos de CMOS son solo de hasta el 50% de la salida en lugar del 100%. ¿Por qué algunas personas usan 50% de retraso? ¿Hay alguna ventaja frente al 100% de retraso?
Cálculo de demora en dispositivos CMOS
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pregunta Raghuram Mullapudi
3 respuestas
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El 50% de V CC es cuando un input típico de CMOS cambia, por lo que corresponde al tiempo que observaría en un circuito real.
Además, las formas de onda de salida no son perfectamente rectangulares, y pueden tener un timbre:
Porlotanto,noestárealmenteclaroaquéterefierescon"100%". (Del mismo modo, los tiempos de caída y subida generalmente se miden entre el 10% y el 90%).
respondido por el
CL.
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Porque una vez que la salida alcanza aproximadamente el 50% de la transición completa, es de un nivel suficiente para causar transiciones en las puertas posteriores A veces, 20-80% u otros rangos, dependiendo de algún análisis.
respondido por el
jbord39
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Si ve los inversores CMOS (un Nch, un Pch, balanceados para su amperio / voltio) como amplificadores con ganancia de 10X, e instala 6 en serie, tiene una ganancia de 1Million donde 5 microVolts PeakPeak en la entrada al el primer inversor causará 5uV * 1Million = 5voltsPP en la salida del 6º Inversor.
Casi siempre este será un oscilador, debido a que la corriente a través del inversor final carga el VDD solo en una pequeña cantidad, lo que afecta el 50% del primer inversor. O el cambio rápido en la corriente a través de ese inversor final causará un rebote inductivo del riel, desde Vrailbounce = L * dT / dT. Pero cada uno de los 6 inversores está cambiando en su punto del 50%.
respondido por el
analogsystemsrf
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