La salida de Hi-Z y, por lo tanto, la entrada del inversor alcanzarán un nivel de voltaje que dependerá de varios factores. El nodo tendrá una impedancia muy alta a tierra, por lo que cualquier corriente de ruido / carga / fuga que recoja puede afectar el voltaje.
Si hay una línea de reloj cerca y esa línea se está acoplando capacitivamente al nodo, el inversor podría captar esa señal y dar un reloj en la salida.
Sin muchas perturbaciones externas como los relojes y el ruido, las corrientes de fuga de los transistores NMOS y PMOS en el búfer de tres estados funcionarán una contra otra. Si, por ejemplo, los transistores PMOS pierden un poco más que los transistores NMOS, entonces es probable que el nodo Hi-Z suba de voltaje y eventualmente alcance el voltaje de suministro. Pero a una temperatura diferente o al mismo modelo de chip, pero de un fabricante diferente o incluso al mismo modelo del mismo fabricante, pero de un lote diferente de chips también podría ocurrir lo contrario (me refiero a NMOS con más fugas). ¡Esto es impredecible, así que queremos evitar eso siempre!
De todos modos, es una mala práctica dejar la entrada de la puerta del CMOS flotando así. Así que nunca encontrarías esta situación en un circuito diseñado adecuadamente. Lo que la mayoría de los diseñadores de circuitos hacen es definir el voltaje en el modo Hi-Z utilizando una resistencia desplegable o desplegable.
En TTL, un Hi-Z se suele interpretar como 1 (uno). Pero, de nuevo, esto es mala práctica y es una mejor práctica de diseño definir todas las entradas correctamente como en la lógica CMOS.