Todos los protocolos de comunicación digital que conozco se basan en el principio de distancia mínima , detección de errores y corrección de errores .
¿Hay algún protocolo capaz de detectar y / o corregir "errores de desplazamiento" en la adquisición del tiempo, es decir, el error de adquirir el doble de un mismo bit debido a una falta de coincidencia de las velocidades de reloj?
La comunicación digital cuasi-síncrona a través de una portadora depende de las características del canal y del códec utilizado, así como que el reloj debe estar sincronizado con los datos del reloj de símbolos, reloj de bits, reloj de bytes, reloj de cuadros y número de mensaje.
Cuando la sincronización del reloj no se logra con un margen adecuado, siempre hay una compensación estadística entre el nivel de la señal, el piso de ruido y, por lo tanto, la CNR y la decodificación a bit SNR frente a BER. Mientras que algunos son más resistentes a Ralleigh Fading, Rician Fading y Doppler shift, ninguno puede superar la ambigüedad de la sincronización del reloj. Por lo tanto, el indicador de intensidad de señal de fase recibida, RSSI y la fluctuación de fase del detector de fase son indicadores de BER esperados y, si se excede el margen de la ventana de tiempo, se producirá un error de bit. FEC sacrifica la capacidad del canal por redundancia para permitir extender el rango de RSSI a BER para extender la curva.
Los efectos transitorios desconocidos del cambio Doppler o la portadora fija con error de frecuencia y respuesta PLL transitoria se pueden controlar, pero también tienen un compromiso por el ancho de banda del ruido y el tiempo de respuesta. Hay muchos algoritmos para detectar el error de fase y corregirlo si la SNR es lo suficientemente alta, pero en situaciones de baja SNR puede agregarse al jitter.
Por ejemplo, en todos los módems, existe un preámbulo para sincronizar y compensar al receptor por la ecualización del canal y el entrenamiento bidrectional para optimizar la tasa de bits y BER, pero no significa corregir los errores de bits de la fase de reloj antes de que se detecte la sincronización.
Los patrones de bits de sincronización que utilizan muchos métodos, incluido el diseño de patrones de cambio en torno a las funciones de distribución de energía de autocorrelación, son comunes, así como otros para la codificación de enrejado para mejorar el tiempo de adquisición de sincronización. Pero ninguna cantidad de codificación puede corregir un error de bit antes de que se logre la sincronización de reloj / bit / cuadro.
Creo que se está preguntando cómo se generan los patrones de sincronización y cómo se pueden mejorar en los últimos 50 años de R & D, que ha desarrollado nuevos canales.
Todo depende del canal, ya sea fijo o móvil, y de las compensaciones entre rango, potencia, costo y capacidad del canal.
La grabación vertical HDD utiliza una codificación RLL muy diferente con una codificación de bloque FEC muy potente de canales de RF debido a las características de SNR y de los canales.
Estamos ignorando la comunicación asíncrona para esta pregunta.
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