Retrasar la señal digital usando Flip Flip

Sus relojes / señales probablemente ya estén sincronizados. Como tal, se ha registrado en el primer borde (el retraso de configuración en el flip flop es probablemente cero en la simulación también). Intente ajustar la fase de la señal para cambiar la forma en que aparece en la simulación.

Sin embargo, incluso entonces, el retraso de este circuito será de casi cero a 1 período de reloj.

Es posible que desee considerar dos etapas en lugar de una con los datos para el segundo estado alimentado desde Q de la primera y los relojes comunes. Su retraso será de 1 a 2 ciclos de reloj.

^{simular este circuito : esquema creado usando CircuitLab}