Retardo de reloj a salida de Altera Cyclone IV

Intentando encontrar cuál es el retardo de reloj a salida para los registros dentro del EP4CE6E22C6.

Ha revisado los 3 manuales de Cyclone IV buscando por retraso pero no ha encontrado ningún valor especificado. Todos los retrasos especificados parecen ser retrasos de entrada / salida, no retrasos internos.

Si con un reloj de 100MHz estoy enclavando datos en un registro en el flanco descendente, ¿esta entrada se registrará en la salida 5ns más adelante en el flanco ascendente?

//clk - 100MHz
reg r1;
reg r2;

always @(negedge clk or posedge clk)
begin
  r1 <= in_data;
  r2 <= r1;
end