Intenté escribir el código verilog del registro de 4 bits con carga paralela. Pero he fallado. Estoy pegando código con salida. Por favor, identifique qué está mal con eso

El circuito es:

Elcódigoverilogqueescribí:

modulefour_bit_register(out,in,load,cp,clear);output[3:0]out;input[3:0]in;inputload,cp,clear;//Instantiatesr_flipflopwithotherinputcircuit.sr_ffsr0(out[0],in[0],load,cp,clear);sr_ffsr1(out[1],in[1],load,cp,clear);sr_ffsr2(out[2],in[2],load,cp,clear);sr_ffsr3(out[3],in[3],load,cp,clear);endmodulemodulesr_ff(out,in,load,cp,clear);//Inputoutputportdeclaration.outputout;inputin,load,cp,clear;//internalwiredeclaration.wires,r,sin,rin;wireqbar;assigns=load&in,r=load&(~in);//sr_flipflop.assignsin=s&clear&(cp),rin=r&clear&(cp);assignout=~(rin|qbar),qbar=~(sin|out);endmodulemodulestimulus;reg[3:0]in;regload,cp,clear;wire[3:0]out;four_bit_registerregister(out,in,load,cp,clear);initialbegin#5in=4'b1101;load=1'b1;clear=1'b1;cp=1'b0;endinitialforeverbegin#50cp=~cp;endinitial#700$finish;endmodule

Lasalidadeverilog:

Estoy obteniendo una alta impedancia en todas las salidas de entrada. Lo comprobé muchas veces pero no pude ejecutarlo correctamente. Por favor ayuda a cualquiera.

* Nota .. Estoy usando Xilinx ISE 10.1