DDR3 Dirección Bus Quations

En términos generales, la DRAM, ya sea asíncrona o síncrona, SDR o DDR, recibe las direcciones de las filas y las columnas multiplexadas en un único conjunto de pines.

Con una DRAM asíncrona más antigua, esto se controla explícitamente mediante los pines de control RAS (estroboscópico de dirección de fila) y CAS (estroboscópico de dirección de columna).

Con la DRAM síncrona de cualquier tipo, los pines RAS, CAS y WE se han combinado en un bus de comando más genérico, pero el concepto básico sigue siendo el mismo: las direcciones de fila y las de columna se transfieren en dos ciclos de reloj separados. / p>     

Debe ver exactamente qué número de pieza del dispositivo DDR3 desea usar. Luego, obtenga la hoja de datos del fabricante correspondiente a esa parte para comprender los detalles específicos de esa parte. Entonces, como es el caso con la mayoría de los fabricantes, necesita obtener la hoja de datos de la familia para esa parte. Este último documento le proporcionará las respuestas a todas sus preguntas y mucho más con lo que deberá tratar para implementar una interfaz de controlador de memoria.

No podemos ayudarlo a localizar estos materiales porque no proporcionó información sobre el tipo de pieza.

El direccionamiento de fila / columna de DDR3 DRAM ya se usó en DDR2, SDRAM e incluso DRAM asíncronas hace más de 30 años.

Está relacionado con la forma en que se organizan las DRAM.

El único transistor / condensador utilizado para almacenar cada bit no puede direccionarse directamente como en una memoria estática. Las filas completas se copian en y desde un búfer temporal antes de permitir los accesos de columna (en realidad las posiciones dentro del búfer), o para actualizar una fila completa.

Como las direcciones de fila y columna no se pueden usar simultáneamente, no hay necesidad de pines separados.

(Además, por supuesto, pregunta en Wikipedia ...)