¿Estoy complicando demasiado este diseño de adquisición de datos?

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Estoy trabajando en un proyecto que consiste en leer periódicamente voltajes analógicos de 16x 0 ~ 5V de circuitos divisores de voltaje FSR idénticos usando un ADC. Cada FSR está conectado a una etapa de ganancia / LPF antes de ser leído por un ADC. El circuito de acondicionamiento de señal de cada FSR es idéntico.

Originalmente, iba a usar 4x LM324 para las etapas de ganancia y filtro de las 16 señales (junto con todos los pasivos necesarios para las redes de retroalimentación). Tener 16 de todo (incluidos los pasivos) parecía innecesariamente redundante si todos los circuitos de ganancia / filtro fueran exactamente los mismos, así que pensé en usar un mux analógico para cambiar entre la señal de cada FSR y hacer que la señal muxed se incorpore a un solo acondicionamiento de señal circuito y ADC.

Mi razonamiento detrás de esto: si tuviera que modificar el circuito de ganancia / filtro, simplemente podría actualizar los componentes una vez, en lugar de actualizar 16x de todo.

Actualmente, estoy implementando este diseño utilizando un PSoC 5 LP, ya que tiene el paquete analógico mux / op amp / ADC en un solo paquete:

Noestoybienversadoeneldiseñodeaplicacionesdeadquisicióndedatosmulticanalcomoesta,ymegustaríasabersipareceundiseñobueno/malo,osicreequehayunaformamejor(omáselegante).deabordarestatarea.

EDIT(1):LahojadedatosdelchipPSoC5LPespecífico(CY8C5888LTI-LP097)seencuentra aquí . Por "FSR", me refiero a "resistencia de detección de fuerza". El conjunto de 16 mediciones de ADC se toma a aproximadamente 200 Hz (es decir, las 16 mediciones deben tomarse en menos de 1 / 200o de segundo). Actualmente estoy operando el ADC Delta-Sigma a una resolución de 12 bits. La salida de cada divisor de voltaje FSR varía de 0V (aproximadamente 0 fuerza aplicada al FSR) a ~ 5V (fuerza máxima antes de que se sature FSR).

EDIT (2): Las señales de los circuitos divisores de voltaje del FSR se encontrarán en el extremo inferior de las frecuencias acústicas (los FSR miden las fuerzas / presiones ejercidas por un ocupante en la superficie de una silla de oficina), desde aproximadamente 500 Hz hasta Frecuencias DC (0 Hz). No tengo la intención de capturar todo el contenido de frecuencia de las señales, por lo tanto, la tasa de muestreo más baja.

También, aquí hay una imagen del circuito divisor de voltaje para las resistencias de detección de fuerza.

    
pregunta JFET Buffer

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No puedes multiplexar en el dominio del tiempo un filtro como ese. El "estado" del filtro (el voltaje y / o la corriente en los componentes reactivos) es único para cada canal y también debe ser multiplexado. Esto es muy difícil de hacer sin crear interferencias entre los canales; Por lo general, es más sencillo tener un filtro de tiempo continuo separado para cada canal.

    
respondido por el Dave Tweed
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Habiendo trabajado en una casa de telemetría, justo al salir de la universidad, proporcioné este diseño. El sistema debe leer con precisión 16 sensores, con una precisión de 10 bits, 200 veces por segundo. Suponiendo un solo ADC, el reloj de inicio de conversión es 200 * 16 = 3,200Hz. Para rechazar parte del ruido, instalaremos filtros RC pasivos en cada una de las 16 entradas al Multiplexor analógico de 16 canales (estos filtros pasivos son opcionales, pero pueden ser tan LENTOS como sea necesario. Las tapas también cargarán el FSR resistencia de salida, por lo que no se puede pasar por alto la resistencia).

Suponga 1 / 3200Hz o 300uS (microSegundos) para filtrar, muestrear y cuantificar. Cualquier filtro después del multiplexor necesitará tiempo (constantes de tiempo) para cambiar de la tensión FSR anterior a la nueva tensión FSR. Para 10 bits, con 1,5 bits por tau, debe permitir 7 tau para un rechazo preciso de la tensión anterior y la solución a la nueva tensión. Supongamos que el 50% de los 300uS se usa para la sedimentación del filtro; el filtro Tau es 150 uS / 7 o 20 uS, que es 50 Krad / seg o 9,000 Hz F3dB. El ADC necesita algún tiempo para adquirir / muestrear el voltaje multiplexado; asumiremos 5 uS tiempo de muestra y 145 uS tiempo de conversión, por lo tanto, un reloj de 14 uS a un ADC de aproximación sucesiva .

Aquí está la hoja de trabajo de muestreo [para 12 bits, con ADC tomando una muestra en el último punto de ese asentamiento] del Explorador de la cadena de señales

AquíestálahojadetrabajodetemporizacióndelADC[tengaencuentaquelaTAUdeentradadeR+CdelADCestablecelafrecuenciasuperiorparauncomportamientoprecisodeseguimiento/retencióndelADC][] 2

Aquí, el análisis de ruido de Johnson / Boltzmann / KT muestra que el opamp, que proporciona una ganancia de 80dB, permite una resolución de solo 9 bits. Y no hemos evaluado los interferers.

    
respondido por el analogsystemsrf
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Su diseño parece razonable. Dependiendo de la respuesta de paso bajo deseada y la tasa de fechas que necesite, es posible que deba agregar un estado de filtrado en el software para abordar el tiempo de establecimiento que se menciona. Es decir, muestre a una frecuencia mayor que la que necesita su aplicación, reduzca la constante de tiempo del filtro analógico para que sea lo suficientemente rápida para la frecuencia de muestreo y luego realice el filtrado de paso bajo adicional en el software (uno por canal). Los filtros simples de paso bajo son fáciles de implementar en el software. P.ej. algo como valores [canal] + = (nueva_ muestra [canal] - valor [canal]) / k , donde k es un valor > 1. Si k es, digamos 16, solo cambia a la derecha a las cuatro.

    
respondido por el user1139880

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