Estoy buscando implementar un pequeño EEPROM paralelo de 'espacio de configuración' persistente dentro de un diseño. Sin embargo, dada la naturaleza volátil de los FPGA, esto no parece posible sin una manipulación muy inteligente de su flash de asistencia. Quizás me equivoque en este supuesto (y estaría muy agradecido por los detalles si ese es el caso).
Dicho esto, la naturaleza menos volátil de la configuración de CPLD me intriga por esta aplicación. Estoy buscando implementar el diseño de nivel superior (y la posterior EEPROM paralela) en una variante XC9500XL, y espero hacer esto como una solución de un solo chip (en lugar de simplemente agregar una EEPROM paralela externa, ciertamente barata)
¿Pensamientos? ¿Consejo? "JFGI" - amenazas de muerte? Cualquier ayuda es apreciada!