Supongamos que tenemos un PLL de tipo I cuyo diagrama de bloques se muestra a continuación:
Aquí \ $ k_ {pd} \ $ es la ganancia promedio del detector de fase que produce el voltaje de control \ $ V_c \ $ que se ingresa al oscilador controlado por voltaje (VCO). En la ruta de retroalimentación tenemos un divisor de frecuencia que divide su frecuencia de entrada por N.
Supongamos que la frecuencia de entrada viene dada por \ $ \ omega_ {ref} (= 2 \ pi * f_ {ref}) \ $ y la frecuencia de salida es \ $ \ omega_ {out} \ $, luego, en general, la diferencia de fase entre la entrada y la frecuencia de devolución viene dada por: \ $ (\ omega_ {ref} - \ omega_ {out} / N) t + \ Phi_ {ref} - \ Phi_ {out} / N \ $. Esta señal de error se ingresa en El detector de fase. La diferencia de fase de estado estable debe estar dada por: \ $ \ Phi_ {ref} - \ Phi_ {out} \ $ con \ $ \ omega_ {ref} = \ omega_ {out} / N \ $. ¿Esta relación de frecuencia se mantiene verdadera incluso si \ $ | \ Phi_ {ref} - \ Phi_ {out} | \ ge 2 \ pi \ $, que está más allá del rango en el que se bloqueará el PLL?
En otras palabras, ¿la relación de frecuencia entre la entrada y la salida (\ $ \ omega_ {ref} = \ omega_ {out} / N \ $) se mantiene incluso si el PLL no se bloquea? Si no, ¿qué sucede con la señal de salida (en estado estable) si PLL está fuera del rango de bloqueo (dado por \ $ | \ Phi_ {ref} - \ Phi_ {out} | \ ge 2 \ pi \ $)?