¿Por qué la caída en la carga del modo de mejora de NMOS es V_t cuando el controlador está apagado?

Es importante entender que Q2 está en modo de saturación y no en modo de corte, por lo tanto, cierta corriente fluye a través de él (modulación de longitud de canal) que no puede ser ignorada. Debido a la corriente que fluye a través del NMOS, hay una caída de voltaje incluso cuando Q1 está desactivado. Para el análisis cuantitativo, no podemos ignorar la corriente de NMOS en la región de saturación.

Esta es una pregunta bastante difícil, su respuesta puede variar fácilmente entre unas pocas opciones diferentes según los grados de idealidad y otras suposiciones que se hayan hecho.

Empecemos por el modelo ideal de MOS descrito por las ecuaciones que has escrito.
En lugar de ecuaciones, creo que es más fácil resolver el problema gráficamente en la característica I / V.

Tenemos que encontrar el cruce entre el locus MOS I / V y la línea recta I = 0, que representa el circuito abierto aplicado por la condición de "conductor apagado".

Estáclaroquecualquierpuntoenelsegmento\$I=0\$y\$0<V<V_\text{th}\$esunasolución,porlotantonopodemosdecircuálseráelvoltajeenrealidad.

Aveces,tratarconmodelosidealesesasí,simplementenosonlosuficientementeprecisosparaimitarelmundoreal.

Ahoraconectemosunvoltímetroenlafuente,dehechoesnecesarioverificarcuáleselvoltaje.Puedeserunaimpedanciadeentradaalta,perosupongamosquegeneraráunacorrientepequeñaperonocero.

EstoessuficienteparaqueelmodeloMOSidealconverjaenalgúnlugarmuycercanoaVth

Yesprobablementeporesoqueestaeslarespuesta"correcta" en muchas circunstancias.

Sin embargo, al mejorar un poco el modelo MOS, puede obtener diferentes respuestas, en la vida real MOS hay una corriente por debajo del umbral que probablemente sea mucho mayor que la que toma un voltímetro bueno.

En este caso, el voltímetro leería una caída de alrededor de 0 V o al menos en algún lugar de [0, Vth]

Cuando Q1 está apagado, la tensión de la fuente de drenaje de Q2 es cero y Vout es igual a Vdd. Q2 está desactivado porque Vgs = 0 < Vt. Por supuesto, suponiendo que no hay carga en la salida.

Es un poco difícil de entender porque la transición entre encendido y apagado requiere que el transistor opere en la región del sub-umbral y esto no está cubierto por el modelo simple de ley de los cuadrados.

Una conexión entre el drenaje y la compuerta no implica automáticamente que el transistor siempre estará saturado. El problema es que las ecuaciones que está utilizando se derivan bajo ciertas condiciones y estas ecuaciones no se pueden aplicar si se infringe alguna de estas condiciones.

En particular, se supone que el transistor opera en una condición conocida como "inversión fuerte", lo que básicamente significa que se ha formado un canal debajo de la puerta.

Como regla general, esta condición se cumple si Vgs - Vt > 100mV. En tu problema esta condición no puede cumplirse. En consecuencia, su transistor no funciona con una inversión fuerte y, por lo tanto, tampoco está saturado (porque el concepto de saturación implica la presencia de un canal).

Para entender la transición entre la condición de encendido y apagado, la operación en inversión débil es importante. Esta región se rige por un conjunto diferente de ecuaciones y estoy seguro de que se analizarán en su libro de texto más adelante.