Algunos pensamientos, pero ciertamente no es un diseño completo: -
El modulador es mucho más simple que el demodulador. Para cada bit de datos, el número de ciclos de oscilación es el siguiente: -
- Bit = alto, el número de ciclos de reloj es 4.516 MHz dividido por 564.48 k = 8.0 ciclos
- Bit = bajo, el número de ciclos de reloj es 3.951 MHz dividido por 564.48 k = 7.0 ciclos
Entonces, para el modulador, necesita dos frecuencias de reloj que se eligen según el nivel lógico en que se encuentre el bit de datos. Las frecuencias del reloj deben estar sincronizadas en la fase, ya que cuando se envía el último reloj y el bit cambia, el reloj inferior comienza inmediatamente en una transición de bajo a alto. Esto es importante pero no difícil de lograr.
Para el demodulador hay más dificultades debido a que los ciclos están muy cerca. Por lo tanto, me sentiría tentado a usar un contador de mayor velocidad que se puede usar para medir el período de cada pulso recibido. Se podría usar un PLL. Podría ser posible, pero con solo 7 u 8 ciclos de reloj para distinguir entre 0 o 1 lógico, podría ser un poco difícil para un principiante.
Habiendo dicho eso, se podría usar un PLL para obtener el promedio de las dos frecuencias FSK; entonces, tienes una frecuencia de referencia centralizada que se puede usar con los circuitos lógicos apropiados para decodificar un 0 o 1. Esto solo funciona si los dos Las frecuencias producidas son sincronizadas en fase como se describió anteriormente. Sin embargo, los datos que deben enviarse deben estar codificados para que no haya largos períodos en los que los datos descansen en un estado lógico o en otro.
En cuanto al rendimiento en presencia de ruido, la falta de ciclos para cada bit significa que podría haber algunos problemas.