Actualmente, estoy trabajando con el núcleo de DDS en Vivado, usando Verilog, para generar una onda de signo usando un ancho de fase de 7 y un ancho de salida de 12. Entiendo que el DDS formatea la salida en el decimal de complemento / firmado de 2. Sin embargo, estoy obligado a enviar solo un decimal sin firmar a través de un módulo DAC.
La onda sinusoidal decimal sin firmar actual tiene este aspecto:
Salida deseada (actualmente en decimal con signo):
¿Cuál es la mejor manera de compensar los datos de salida del complemento 2s para que sean solo valores positivos de 0 a AMPLITUD?