¿Este código de Verilog infiere un pestillo?

Escribí estas líneas intencionalmente evitando restablecer la salida o cuando se afirma rstb :

module top_trial (
  input        clk,
  input        rstb,
  input        a,
  output reg   o
);
reg ff;

always @(posedge clk or negedge rstb)
  begin
    if (!rstb)
      ff <= 1'b0;
    else
      begin
        ff <= a;
        o  <= ff;
      end 
  end
endmodule // top_trial

Usando el Ascenso de Real Intent recuperé este esquema:

La pregunta es: ¿cree que el multiplexor tiene la posibilidad de ser reemplazado por un pestillo (con habilitación) durante la fase de síntesis o mediante el uso de otra herramienta de esquema?