SR Latch se asienta en estado de equilibrio con menor suministro de voltaje

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Necesito usar SR latch para mi diseño y funcionó bien. Hasta que empecé con voltajes más bajos.

CON8yO4sonlasentradas.CON9eslasalida.

Cuandousounafuentede15V,funcionamuybien:

Perocuandoreduzcoelsuministroa9V,obtengoesto:

seasientaenunpuntomedio.ElcircuitoSRLatchesestándarcomosemuestraacontinuación,nadaespecial:

¿Porquésucedeesto?

Esteeselzoomenlasseñales:

La salida y la entrada aumentan con la caída de la otra entrada. ¿Por qué sucede esto? ¿Y por qué sucede esto en voltajes de suministro más bajos pero no más altos?

    
pregunta Alper91

2 respuestas

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Básicamente construyes este derecho?

A2NANDSRlatch.

Observecómoseretroalimentanlassalidasalasentradas,tieneuncircuitoque"muerde su propia cola".

Desde que implementó las puertas NAND utilizando el circuito más simple posible, hay ciertas circunstancias en las que no se comportará de la manera que usted espera. Es de esperar que se comporte como un circuito digital, por lo que Q y Qnot son bajos o altos.

Pero este circuito no siempre se comportará así, hay un punto en el que puede establecerse "en el medio" a un voltaje de salida de alrededor de la mitad del voltaje de suministro. Eso es lo que viste con un suministro de 9 V.

La caja de suministro de 15 V funciona porque la mayor tensión de suministro hace que fluya más corriente y esto aumenta la ganancia del circuito, lo que hace que esté más dispuesto a "voltearse" a cualquiera de los rieles de suministro.

¡Es aún más interesante hacer una simulación de CC en un circuito así porque a menudo la solución de CC será que tanto Q como Qnot estarán a aproximadamente la mitad del voltaje de suministro! En el mundo real esto nunca sucederá, el circuito siempre terminará en un cierto estado dependiendo del ruido y los transistores no serán 100% iguales (incluso en un chip donde se supone que están muy igual). Si hace que algunos transistores sean deliberadamente más grandes que los otros, puede forzarlos a un estado de inicio preferido.

    
respondido por el Bimpelrekkie
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Si 'SET' y 'RST' son señales de 15 voltios, estos mosfets están diseñados para un voltaje de compuerta de +2 a + 10vdc, con un límite de +/- 20 vdc. El voltaje de encendido total es de +10 voltios a +15 voltios, por lo que ir por debajo de los 10 voltios en las compuertas hace que salgan de la saturación y se conviertan en una resistencia (no lineal) mucho mayor que cero ohmios. hasta +2 voltios y por debajo de los mosfets alcanzan un estado de APAGADO con solo unos pocos uA de corriente de fuga que fluye. Esta condición evitaría que se comporte como un seguro RS estable.

Para trabajar con 5 voltios y 3.3 Los niveles lógicos de voltios necesitarían mosfets "lógicos" para ese nivel bajo de voltaje de compuerta. Si realiza ese cambio, Vcc no puede ser superior a +5 voltios.

    
respondido por el Sparky256

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