(PLL) ¿Por qué es esencial que el VCO continúe oscilando cuando la entrada es cero?

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He diseñado un PLL simple con un anillo VCO hambriento de corriente. La frecuencia mínima de oscilación para este VCO es cero, ya que no hay corriente alimentada al anillo de los inversores cuando la tensión de control es cero.

Como se describe en el Capítulo sobre los bucles de fase digital en el diseño, diseño y simulación del circuito CMOS de Jacob Baker (Segunda edición, página 554)

"La frecuencia de la salida de onda cuadrada del VCO es Fcenter cuando Vin (= Vcenter) es VDD / 2 (normalmente). Es importante que el VCO continúe oscilando sin datos de entrada".

¿Por qué es esencial que el VCO continúe oscilando cuando la entrada es cero? No sería así si se usa un VCO hambriento de corriente.

    
pregunta Aditya Patil

2 respuestas

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¿Por qué es esencial que el VCO continúe oscilando cuando la entrada es cero?

No estoy de acuerdo con la afirmación de que es esencial mantener el VCO oscilante para cualquier señal de entrada.

Puede ver esa afirmación en un sentido más amplio: ¿es necesario que el VCO oscile para todas las posibles señales de entrada?

Un PLL es un bucle de realimentación en el que parte de la señal es una frecuencia. ¿Qué sucede si esa frecuencia se vuelve cero, es decir, DC?

En mi opinión, esto depende de la implementación del detector de frecuencia en el PLL. Siempre y cuando el detector de frecuencia considere que DC sea una frecuencia más baja que la frecuencia de referencia y, por lo tanto, intente configurar la carga de manera tal que el VCO sea dirigido a una frecuencia más alta. Entonces el bucle eventualmente se bloqueará.

Más peligroso es si el VCO se detiene debido a una señal de entrada demasiado alta (voltaje de sintonización) porque entonces el signo del bucle se invierte repentinamente (un voltaje de sintonía ligeramente más alto hace que la frecuencia del VCO vaya a CC). Esto bloqueará el bucle ya que la retroalimentación negativa (buena) ha cambiado a retroalimentación positiva (no deseada).

¡Tenga en cuenta que esto también puede suceder si el VCO produce una frecuencia tan alta que el divisor de frecuencia deja de funcionar!

Para hacer que el PLL se bloquee rápidamente, es más deseable que el VCO oscile durante todo el rango de la señal de entrada, ya que se necesita más tiempo para iniciar un VCO que para cambiar su frecuencia. ¡Tan deseable pero no esencial! Y dependiendo del detector de frecuencia de fase, por supuesto.

    
respondido por el Bimpelrekkie
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"La frecuencia de la salida de onda cuadrada del VCO es \ $ f_ {center} \ $ cuando   \ $ V_ {en} (= V_ {centro}) \ $ es VDD / 2 (normalmente). Es importante que el VCO   continúa oscilando sin datos de entrada ".

Es importante porque si el VCO oscila en la frecuencia centro , el tiempo para bloquear cuando llegan los datos (es decir, para alcanzar la nueva frecuencia) es mínimo.

P.S. El libro es Diseño y simulación de diseño de circuitos CMOS

    
respondido por el Antonio

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