¿Por qué hay un error de fase no cero en un PLL de segundo orden?

Un paso de frecuencia es idéntico a una fase de rampa (la fase es la integral de tiempo sobre la frecuencia). Por lo tanto, hablando de error de fase (para un paso de frecuencia) NO hablamos de un error "estático" sino de un error "dinámico" (o un error de "seguimiento de fase").

Aplicando el "teorema del valor final", encontramos que (a) para un filtro de retraso simple tenemos un error de fase finito (seguimiento), pero para un filtro PI el error de fase dinámico es cero.

Explicación (Ganancia de bucle): LG (s) = H (PI) * H (VCO) = K1 (1 + 1 / sT1) * K2 / s .

Debido a Delta (phi) = Delta (w) / s , la "s" en el denominador de LG (s) se cancela y el "teorema del valor final" para la función de transferencia de fase ( con s = 0) proporciona un valor finito ( corrección: infinito! ) para la ganancia de bucle LG en el caso de un controlador PI).

  

¿Por qué hay un error de fase no cero en un PLL de segundo orden aunque   ¿Hay un integrador en el bucle (sistema de tipo 1)?

El error de fase no cero es de 90 grados.

Un detector de fase tipo I está en "equilibrio" cuando el ángulo de fase de lo desconocido y las frecuencias de referencia se desplazan 90 grados. En otras palabras, cuando está en bloqueo, la señal de error de salida es cero (o en equilibrio) y, por lo tanto, el integrador no puede hacer más trabajo y las dos frecuencias están bloqueadas pero separadas por 90 grados.

Un detector tipo I típico es una puerta exclusiva o como esta: -

Debería poder ver en el gráfico que la condición de equilibrio natural es cuando la diferencia de ángulo de fase es pi / 2 o 90 grados. Esto produce una salida del XOR que tiene un ciclo de trabajo del 50%, es decir, el punto medio.