¿Por qué los chips de memoria paralelos en un paquete DIP tienen una disposición de pines desorganizada? [duplicar]

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Estoy buscando en la hoja de datos de las antiguas RAM y EEPROMS, y una en particular que estoy usando es la parte AT28C256. ¿Por qué es que el orden de las líneas de dirección no se corresponde con el número de pin real. Un ejemplo de desalineación es que en un AT28C256, los primeros 10 pines están etiquetados como A14, A12, A7, A6, A5, A4, A3, A2, A1 y A0. ¿Por qué los ingenieros del chip no lo hacen para que puedan ser etiquetados como A0, A1, A2, A3, A4, A5, A6, A7, A8 y A9? y solo decir que etiquetar las líneas no es una respuesta, ya que algunos chips utilizan un tiempo especial en el que si escribe datos en los primeros n bytes en un cierto período de tiempo, la escritura supuestamente se ejecuta más rápido (al menos eso es lo que dice la hoja de datos AT28C256 reclamaciones).

También, ¿Por qué las señales de control (como el OE y la CE en AT28C256) se asignan a los pines centrales del chip en lugar de a los pines externos?

Le pregunto esto porque me cuesta mucho enrutar todo sin tener que recurrir a varios puentes extra largos (o tablero de doble cara para el que todavía no estoy listo).

    
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La primera versión del chip tenía las líneas de dirección A0-A7 a la "izquierda" y A8-A10 a la "derecha" (al mirar el pinput en la hoja de datos). Por razones de compatibilidad, los pines se están agregando desde su "lado de inicio de pin" del chip: si alguna vez programó EEPROM, sabe que siempre inserta chips alineados con su "parte posterior", y luego solo necesita decirle al programador el tamaño del chip. sabrá automáticamente dónde está el pin de alimentación y cuántas direcciones tiene. Es por eso que A0-A7 son contiguos, y luego los números de pin comienzan a saltar en el lado "izquierdo" del pinout.

    
respondido por el Anonymous

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