Hay un par de preguntas que mencionan la diferencia entre los procesos CMOS estándar y la fabricación de DRAM:
¿Por qué los microcontroladores tienen tan poca RAM? / p>
¿Cómo ¿integra la lógica en un proceso de DRAM mientras fabrica SDRAM?
¿Qué diferencias son esas exactamente, o esto es totalmente un secreto comercial? Me gustaría una respuesta detallada para alguien con un conocimiento general de alto nivel del proceso litográfico.
Aquí hay un documento (ligeramente fechado) que discute las diferencias: enlace / p>
Básicamente, se reduce a algunas diferencias importantes.
Corriente de fuga. Los transistores de paso para las celdas DRAM deben tener fugas extremadamente bajas, de lo contrario, la corriente de fuga afectará el bit almacenado en la celda tan rápidamente que los datos se perderán entre los ciclos de actualización. Una técnica utilizada es la polarización del sustrato: el "volumen" de la oblea se mantiene a una tensión distinta de cero para cambiar el rendimiento del transistor. Para la lógica, desea que el sustrato esté a 0 V para obtener el mejor rendimiento (la velocidad más alta). El documento indica que la creación de una DRAM en un proceso lógico de 0.5 um daría lugar a un ciclo de actualización 20 veces más seguido de lo que sería necesario para un proceso de DRAM. La mayor frecuencia de actualización causará un mayor consumo de energía y puede causar retrasos en el acceso a la memoria.
Tensiones de umbral. Se requieren altos voltajes de umbral para disminuir la corriente de fuga. Sin embargo, los transistores de alto umbral de voltaje son más lentos para cambiar, ya que el voltaje de entrada tiene que subir más alto antes de que el transistor cambie, lo que requiere más tiempo. La tensión de umbral se puede ajustar aplicando un sesgo de sustrato o aumentando la concentración de dopante. El documento indica que los voltajes de umbral del proceso DRAM son aproximadamente un 40% más altos que los voltajes de umbral del proceso lógico. Es posible manipular diferentes transistores en diferentes cantidades, pero esto aumenta la complejidad del proceso.
Interconexiones en chip. Los diseños de DRAM son muy regulares e involucran muchos cables paralelos con relativamente poco cruce. Los diseños lógicos requieren mucha más complejidad. Como resultado, los procesos DRAM no admiten tantas capas metálicas como los procesos lógicos. La superficie de una DRAM también es muy irregular debido a la construcción de las celdas DRAM, lo que limita el número de capas metálicas que se pueden usar. Los diseños lógicos son mucho más planos y se utilizan técnicas de planarización (pulido muy fino) para aplanar (planarizar) cada capa antes de construir la siguiente capa en la parte superior. Los procesos DRAM generalmente admiten alrededor de 4 capas metálicas, mientras que los procesos lógicos admiten más de 7 u 8. El estado lógico actual de la técnica es de 13 a 14 capas metálicas.
Otros problemas. La fuga de la celda DRAM debe mantenerse muy baja para mantener la carga en los condensadores de la celda. Los condensadores también deben ser muy eficientes en el área, lo que no es fácil de hacer con los condensadores de silicona. Los procesos DRAM utilizan un proceso bastante especializado para construir los condensadores que no está disponible en los procesos lógicos regulares.
TL; DR: los procesos DRAM producen una lógica lenta, los procesos lógicos producen DRAM con fugas. Las principales diferencias en el proceso son el recuento de capas metálicas, el dopaje de transistores, la construcción de condensadores y la polarización del sustrato.