Tengo un problema relacionado con la aplicación Baker Clamp para PNP Transistor. Sé cómo implementar Baker Clamp para NPN Transistor. Sin embargo no sé cómo hacerlo para PNP. Entonces, ¿alguien podría sugerirme un esquema?
En segundo lugar, ¿puede Baker Clamp reducir el tiempo de apagado del transistor PNP?
Muchas gracias de antemano.
Versión de 2 diodos estándar de un transistor NPN con abrazadera Baker a la izquierda.
Cambia todas las flechas, y viola, la versión de PNP a la derecha.
Omita D1 / D3 y reemplace D2 / D4 por shottky o germanio para la versión de un transistor. Esta es la forma normal en que se usa la técnica hoy.
Agregue otro diodo antiparalelo a D1 / D3 para la versión de 3 diodos. Esto es más rápido que la versión de dos diodos, ya que el diodo adicional proporciona una ruta para que la carga base sea extraída por el circuito de conducción.
La abrazadera acelerará el apagado de un PNP, ya que evita la saturación del colector y, por lo tanto, el almacenamiento de carga excesiva.
La abrazadera Baker utiliza Schottky cuidadosamente seleccionado para elevar Vce > Vce (sat) y diodos de silicio para elevar Vce (máx) y para bajar la BC pF de alguna manera como un Transistor Schottky usado en 74Sxx y 74LSxx pero a expensas de la caída de Pd como un Darlington. Esto eleva el producto VI al tiempo que aumenta la frecuencia de transición.
El IC más reciente para usar esto, sé que está aquí. enlace
Es importante darse cuenta de que cuando rCE cae para conducir más corriente, aumenta la capacidad de colector Cce y la carga de almacenamiento, que es un RC = T (limitación aprox.). Lo mismo ocurre con los FET de potencia en cascada con T = RonCoss y RgCiss, por lo que se convierte en una proporción crítica óptima de Ron / Rg para obtener velocidades más rápidas y eficientes. En SMPS lento es común ver que Ron / Rg sea 1000: 1, donde en los diseños FET de alta potencia más rápidos, esto a veces se reduce a 10: 1 en las proporciones de controlador de entrada / salida de Ron.
Esto también es aparentemente cierto en los diseños optimizados de Baker donde se ha sugerido el Ic / Id alrededor de 4: 1, lo que para mí implica una relación de potencia de componente de cada uno.
Tal vez, al igual que ESR * Pd (max) = 1 es algo así como una constante de diseño en todos los diodos con una reducción de 1 a 1/2 debido a un diseño térmico SMT mejorado y un aumento de 1.5 debido a la pobre resistencia de volumen que representa toda la propagación de tolerancia de Vf / If en tolerancias actuales nominales a menudo hasta + -50%.
Me doy cuenta de que esto es más de lo que pediste, pero pensé que a otros les puede resultar útil. Si no se vota como útil, puedo reducir mis respuestas en el futuro. (Escribir en un iPod es difícil, con frecuentes repeticiones incorrectas de ortografía. ¡Pero luego puedo estar descansando en la playa!)
Lea otras preguntas en las etiquetas bjt pnp switching-losses
