Vía entre trazas diferenciales, ¿qué tan grave es?

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Estoy trabajando en una placa que tiene algunas señales LVDS 2.5. Todas las guías que he leído sobre el diseño de la placa dicen que no se deben poner las vías entre las trazas diferenciales, por ejemplo, esta guía

Enalgunoscasos,seríamuchomásfácilenrutarlosparesdiferencialesdeestamanera:

Mirando a B5 y B6, van alrededor de una almohadilla eléctrica (con una vía justo al lado) y luego continúan juntos. También me gustaría hacer eso con algunas almohadillas de tierra.

Si no hago eso, necesitaré 3 mil de espacio y espacio en lugar de 5 mil, o un tablero de 6 capas en lugar de 4 capas. Ouch.

Entonces la pregunta es, ¿qué tan malo es esto? ¿Debo esperar 10 mV acoplados en las líneas LVDS, o 100 mV?

El BGA tiene un paso de 1.0 mm, las trazas tienen un espacio de 7.7 mil con 5 mil de diferencia para un diferencial de 100 ohmios (pero probablemente 5/5 al escapar del BGA). La capa superior es señal, luego tierra 0.23 mm por debajo de eso, luego potencia. El BGA es un Artix-7 XC7A15T.

ACTUALIZACIÓN Las señales LVDS están sincronizadas a 600MHz DDR.

ACTUALIZACIÓN Estoy más preocupado por los picos de corriente en el acoplamiento de potencia / conexión a tierra en las líneas LVDS en diferentes direcciones en cada línea, es decir, una línea más alta y otra más baja, lo suficiente como para causar receptor para leer el valor incorrecto (o indeterminado). No tanto sobre la discontinuidad de impedancia o reflexiones. Pero realmente no sé ... eso es solo intuición.

    
pregunta Alex I

3 respuestas

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La respuesta corta es que yo diría que un cambio de espacio cerca del punto de inicio o final de una señal diferencial no es tan malo. También diría que 6 capas no son tantas. Pero a altas velocidades, definitivamente mantenga todas las fuentes de ruido alejadas del reloj.

Para una respuesta más larga, veamos las razones dadas. La fuente de Toradex que usted cita menciona una discontinuidad de impedancia y el cumplimiento de EMC.

La discontinuidad de la impedancia viene del hecho de que, si hay una vía entre las trazas, las trazas tienen al principio un acoplamiento capacitivo entre sí, luego se quita ese acoplamiento y se reemplaza con la vía, luego se acoplan nuevamente. Cualquier cambio de impedancia causará una reflexión (consulte Impedance Mismatch ). La relación de reflexión es: $$ \ Gamma = \ frac {Z_1-Z_2} {Z_1 + Z_2} $$ Donde Z es el cambio de impedancia. Tenga en cuenta que la impedancia real es diferente para diferentes frecuencias. Entonces, recibimos señales que se reflejan en el controlador, lo que podría dañar al conductor al forzar una condición de sobre o bajo voltaje (no es muy probable, particularmente no con un LVDS de FPGA, que era relativamente resistente cuando lo usé, pero la confiabilidad es importante), y luego puede reflejarse de nuevo por el cambio de impedancia en el controlador y golpear el receptor. En el peor de los casos, interfiere destructivamente con un borde y lo hace no monotónico.

¿Qué tiene que pasar para este peor escenario? Creo que la regla de oro es que estás en problemas si la distancia de reflexión es más de 1/6 de la longitud de onda fundamental. Entonces, si su tasa de borde (no la frecuencia de conmutación, pero el tiempo de aumento de sus bordes) es de 1 ns, sabemos que la electricidad viaja aproximadamente 6 pulgadas por ns en cobre, por lo que si la distancia de reflexión es de más de 1 pulgada, está en hielo fino , y debe mirar cuánto está cambiando la impedancia. Del mismo modo, si la vía está cerca del lado receptor de la señal, diría que la falta de coincidencia de impedancia se perderá en la falta de coincidencia de impedancia inherente al receptor.

El segundo problema que señala Toradex es el cumplimiento de EMC, que es un término un poco difuso. Podrían estar preocupados por el acoplamiento o el desajuste de la longitud de rastreo No creo que el acoplamiento sea necesariamente un problema; estas son líneas diferenciales, por lo que el acoplamiento de red debería cancelarse, a menos que realmente esté presionando sus márgenes de voltaje. El desajuste en la longitud del rastreo podría ser más común si hay una obstrucción en sus rastreos, pero no es un resultado necesario.

Para acoplar un poco más, en el caso ideal, si acoplas la misma señal en un par diferencial, preferirías acoplarlos en ambos. Hacer eso los golpearía a ambos mV, y la señal diferencial (Vp - Vn) no se vería afectada. Siempre que los voltajes absolutos de cada señal estén dentro de las especificaciones, debería estar bien. A velocidades muy altas, puede encontrarse con un problema en el que la señal se acopla en una línea un poco antes de unirse a la otra. Esto sería un problema, pero yo diría que incluso aquí es mejor tener la pareja de ruido en ambas líneas que hacerlo en una sola, ya sea porque el ruido se reduce por la naturaleza diferencial, o si tiene dos problemas en lugar de uno. / p>

Si está manejando algo a una velocidad muy alta, con tasas de borde inferiores a 1 ns, debería explicarme la respuesta y probablemente debería usar una tabla con más de 4 capas. Si solo está tratando de conducir un ADC de 80 MSPS, este consejo debería ser sólido. Tenga en cuenta que las líneas sensibles al borde, como los relojes, son, con mucho, las señales más importantes para tratar correctamente.

Un último consejo: si las cosas se ponen difíciles, analice las microvías que pueden colocarse en las almohadillas BGA.

    
respondido por el pscheidler
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Si realmente necesitas saberlo, deberías estudiar la simulación.

También debe editar su pregunta para incluir la velocidad de señalización o la velocidad de borde de las señales.

Pero creo que hay una buena posibilidad de que te salgas con la tuya. Diff pares principalmente par al plano adyacente. No se juntan mucho en el borde del otro. Por lo tanto, la desviación en el espaciado tendrá un efecto mínimo en la impedancia diferencial. Lo crítico para los pares diferenciales es hacer coincidir la longitud.

Algunas veces he hecho tablas donde violé las reglas de espaciado en uno o dos lugares para ayudar a escapar de un BGA. Esto no incurrió en un gran aumento de costos para el consejo. Esto fue en producción de alto volumen.

Por lo tanto, puede enrutar la mayor parte del tablero utilizando 5/5 reglas y usar un espaciado de 3 mm solo en el área donde se escapa del BGA. Esto puede no ser un problema para el proveedor de la junta. Podrías investigar eso.

    
respondido por el mkeith
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Si esa región de discontinuidad es < < longitud de onda, entonces estás bien.

Si sus bordes son 1nanosegundo Trise, Tfall, y esa región de Z_diff mala es de 50 picosegundos (< 5% del tiempo de borde) estará bien.

E incluso el borde se enoja, el OJO DE DATOS es lo importante. 100 pS alterado en un ojo de datos de 5 nanosegundos de duración estará bien; Las reflexiones se habrán desvanecido durante mucho tiempo antes de que el reloj del receptor destelle el receptor FlipFlop para tomar una decisión.

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Y si los reflejos se producen de tal manera que aumenten el ojo de los datos, sería incluso mejor.

Tenga cuidado con la energía de la señal almacenada en las estructuras de ESD y la inductancia del cuadro principal del paquete. Es ISI (interferencia de símbolos) y puede mejorar o degradar el ojo de datos.

    
respondido por el analogsystemsrf

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