¿Hasta qué punto se puede "configurar un FPGA para el uso deseado"?
Un FPGA contiene ciertos recursos, como flip-flops, tablas de consulta programables (que pueden configurarse para replicar la función de puertas lógicas), memoria de bloque y transceptores de alta velocidad de i / o. Estos recursos están conectados por una malla de cables de interconexión, que se pueden conectar mediante programación a los otros recursos.
Puede configurar el FPGA para su uso exactamente en la medida en que sea lo suficientemente inteligente como para descubrir cómo se pueden usar esos recursos para producir la función requerida para su uso.
Esto se simplifica en cierta medida por la capacidad de las herramientas síntesis para descubrir cómo asignar esos recursos cuando se proporciona una descripción de la función de nivel superior en un lenguaje de descripción de hardware (HDL). Sin embargo, incluso con la ayuda de las herramientas de síntesis, un buen diseñador de FPGA estructurará su código teniendo en cuenta los recursos subyacentes para maximizar la funcionalidad que pueden obtener de un FPGA determinado.
Por ejemplo, uno esperaría que un FPGA habilitara "modificable", pero modificable en el sentido de que pueda optimizarse para un propósito específico, velocidad y sistema.
Como han dicho otros, generalmente hay una frecuencia de reloj máxima que puede alcanzar un FPGA determinado. Y el FPGA generalmente puede operar desde 0 Hz hasta esa frecuencia máxima.
Lo que no se ha mencionado aún es que la frecuencia máxima solo se logra cuando la lógica combinatoria entre un flip-flop y el siguiente tiene una cierta complejidad limitada, y cuando el diseño en general deja suficientes recursos para proporcionar la herramienta de diseño. Libertad para optimizar las interconexiones con una cantidad razonable de esfuerzo computacional.
Si se usa una lógica demasiado compleja entre flip-flops, o si los recursos son altamente utilizados (por ejemplo, más del 70% de utilización), es probable que la frecuencia máxima para su diseño sea sustancialmente menor que la máxima ideal. Frecuencia para que FPGA.