Referencia del Multiplicador Beta: ¿Qué está pasando con la salida actual?

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He estado trabajando en un circuito de referencia de multiplicador beta utilizando un proceso de 0.35um CMOS. El circuito fue diseñado y probado previamente para un proceso de 0.7um, pero de lo contrario no ha habido cambios en la implementación. El circuito no tiene entrada, solo una tensión de alimentación nominal VDD de 3,3 V y una corriente de salida I que es la corriente de drenaje del transistor M1 (Fig. 1).

El circuito se simuló con un barrido de CC de voltaje de alimentación VDD. Para una referencia independiente del suministro, lo que se espera es una respuesta actual con un perfil generalmente plano de 3-10 V (Fig. 2). En cambio, la simulación muestra un aumento repentino de I en VDD ~ 5V (Fig. 3).

¿Alguna idea sobre cuál es exactamente la causa de este comportamiento actual? He intentado escalar el ancho de línea de los dispositivos, así como juguetear con las proporciones W / L, pero la "ruptura" en ~ 5V aún permanece, por lo que sospecho que el problema podría estar relacionado con el proceso CMOS.

Dimensiones del dispositivo, W / L (um / um):

M1: 160/40

M2: 40/40

M3 & M4: 2/10

    
pregunta Kertas

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Es ciertamente posible que el hecho de superar el máximo \ $ V_ {ds} \ $ esté causando el problema. Supongo que los transistores de longitud no mínima ayudarían, pero no sé cuánto (podría comprobarse en la simulación). He hecho algunas simulaciones que sugieren que \ $ V_ {ds} \ $ podría ser la causa, y también debería proporcionar una forma de verificarlo.

Supongo que sus simulaciones se basan en el modelo BSIM3V3 (o alguna variante de BSIM). Si es así, tiene un parámetro llamado PSCBE1, que tiene un efecto en el voltaje de ruptura. Obviamente, los valores correctos y el efecto de este parámetro variarán según el proceso. Para los modelos de transistores que tengo, el efecto de variar este parámetro de 1e8 a 5e8 es como se muestra a continuación.

ConfiguréunBetaMultipliersimilaraltuyo(noelmismo,unomássimplebasadoenelDiseño,DisposiciónySimulacióndelCircuitoCMOSdeBaker).Semuestraacontinuación.Los3transistoresadicionalesaladerechasonsolouncircuitodearranque.

Si configuro PSCBE1 en 4.24e8, obtengo esta respuesta, que puedes ver es muy similar a la tuya (fue una simulación transitoria, por lo que incluyo una gráfica de VDD para mostrar cómo se incrementó).

Sinembargo,siaumentoPSCBE1a7e8,obtengoestarespuesta.

Puede ver que el desglose se ha movido hacia arriba y fuera del gráfico. No es una garantía de que \ $ V_ {ds} \ $ es el problema, pero ciertamente parece que es posible. Una forma de verificarlo podría ser editar PSCBE1 en sus propios modelos y ver si su problema desaparece. Obviamente, esto significa que sus modelos no coincidirán con su proceso, por lo que no podrá fabricar el dispositivo. En ese caso, solo tendrá que aceptar que el rango de voltaje está limitado en su nuevo proceso. Por supuesto, si no tiene efecto, entonces esta explicación es incorrecta y debe ser otra cosa.

    
respondido por el sobremesa

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