Frecuencia bloqueada para rechazo de jitter de entrada

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Tengo una aplicación en la que quiero multiplicar desde un oscilador xtal a 32KHz a un reloj del sistema de 40MHz. Un PLL estándar no va a hacer el trabajo, porque la fluctuación de 32 KHz se mide en ns. Dado que el PLL se multiplica el ruido de fase, y el período de salida es mucho más corto, la salida será Evite el ruido de la referencia, incluso si el PLL no agrega ningún ruido.

Vi unas cuantas patentes y diseños que están relacionados con una frecuencia bloqueada bucle, y la afirmación se hace varias veces que estos diseños son insensibles para introducir jitter, probablemente porque usan contadores de entrada en lugar de El PFD más tradicional del PLL.

¿Puede alguien explicarme cómo un FLL rechazaría el jitter de entrada sin ¿Tener la referencia dividida por algún gran entero? Si se hace eso, entonces la retroalimentación también necesita una gran relación de división y ruido VCO en el FLL La salida aumentará (debido a la muy baja frecuencia de corrección). Idealmente me gustaría la referencia dividida por la unidad y la retroalimentación por 125, frecuencia de salida puede ser de algunos% de descuento si es necesario, es solo un micro reloj del sistema.

    
pregunta Andrew McDawlish

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