Hay dos razones que se me ocurren para tener un límite en la duración del pulso de escritura:

1. Si la parte usa latches dinámicos para mantener la dirección, esos latches solo podrán mantener su valor durante un cierto período de tiempo. Dado que la dirección está bloqueada en el borde descendente de / CE & / WE, pero la escritura no comienza hasta el flanco ascendente, lo que le da al chip un comando de escritura que es largo en relación con el tiempo requerido para completar un ciclo de escritura, lo que podría hacer que los bloqueos dinámicos olviden la dirección antes de que finalice el ciclo de escritura. / p>

2. Si el dispositivo rechaza cualquier ciclo de escritura que sea excesivamente largo, eso puede ayudar a protegerse contra operaciones de escritura erróneas en los casos en que la operación del sistema se interrumpe (por ejemplo, por pérdida de energía). Sin embargo, si ese fuera el propósito previsto, esperaría una especificación que indicara que los pulsos de escritura dentro de un cierto rango están garantizados para ser aceptados, los pulsos de escritura que están fuera de un rango mayor se ignorarán, y aquellos entre los dos los rangos pueden ser arbitrariamente aceptados o ignorados.

En cualquier caso, 1000ns parece un máximo curiosamente corto. La dirección debe mantenerse durante todo un ciclo de escritura, por lo que cualquier enclavamiento dinámico debería poder lidiar con eso. Si el límite de ciclo está destinado a protegerse contra eventos de escritura extraviada, diseñarlo para que sea utilizable con sistemas que funcionan a velocidades de reloj lentas debería haber sido trivial y habría mejorado la usabilidad.

Supongo que su pregunta se relaciona con EEPROM paralelas.

El pulso de escritura (tiempo) es una especificación mínima y normalmente no tiene límite superior. En otras palabras, el tiempo especificado limita la velocidad de escritura (bits / bytes / palabras por segundo), pero los chips funcionarán a cualquier velocidad de escritura más baja.

Por ejemplo, aquí está la hoja de datos para el tiempo de escritura de 26C64:

Observequenohayunlímitesuperiorparaningunodelostiemposdeseleccióndechipoescritura.

Adición:

El28C16quemencionóenloscomentariosmuestraunalimitacióndelasEEPROMtempranas...necesitabanunmayorvoltajedeescrituraparaelciclodeescritura/borradodelacelda.
EstosignificabaquenopodíantrabajarenDC(lafrecuenciamásbajaposibledelciclodeescritura).

  

CHIP CLEAR

     

El contenido de toda la memoria del AT28C16 se puede configurar en estado alto mediante la operación CHIP CLEAR. Al establecer CE bajo y OE a 12 voltios, el chip se borra cuando se aplica un pulso bajo de 10 mseg a WE.

Entonces, si el pulso de escritura es demasiado largo, borras el chip.