AD9553 PLL (Error al sincronizar el bloqueo)

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He estado usando la placa de evaluación AD9553 de Analog Devices, la estoy utilizando como un traductor de reloj, insertando una señal diferencial de 10MHz LVDS y configurando el dispositivo para que produzca una señal diferencial de 100MHz LVPECL. Mi objetivo es operar el dispositivo en la región LBW (B = 0.17KHz) ya que no se espera que mi señal se desvíe en la frecuencia en cantidades drásticas.

Al principio tuve problemas con la fase de bloqueo todos juntos, pero esto fue remediado (por lo que puede parecer). Puedo observar que la señal de bloqueo permanece alta durante la mayor parte del tiempo, bajando rara vez.

Sin embargo, mi principal preocupación es que mi sistema está supuestamente bloqueado: mi señal LVPECL de 100MHz no permanece estacionaria en el osciloscopio cuando se dispara desde la señal de referencia sinusoidal de 10MHz. Estoy observando la señal de referencia sinusoidal ya que no puedo probar las señales LVDS cuando estoy conectado al PLL (mi alcance solo tiene modos de terminación 1M y 50R y esto interfiere - Alcance: TDS5104B). Sé que hay un problema no con la etapa de conversión de LVDS, ya que todas esas señales son estacionarias en el alcance.

He jugado un poco con los valores en los registros pero sin éxito (N Div, etc.). He intentado usar el modo de depuración para ver las señales de PFD, etc. desde el pin LOCK, pero no muestran nada en el alcance, el único que puedo observar es el reloj XTAL. Supongo que, como no hay señales en el PFD div 2, PFD ref div 2 y el PLL feedback div 2, hay un problema con mi señal de referencia, mis valores o el dispositivo.

Con respecto a mi configuración, estoy creando un prototipo del sistema en una placa de pruebas, no sé si esto podría ser una causa de problemas (he mantenido la longitud del cable lo más pequeña posible y tengo un COAX que va desde la placa a la placa EVAL) ), pero estoy confundido, ya que dice que el PLL está bloqueado, pero de hecho no está bloqueado en su fuente de referencia. Se adjunta una de las combinaciones que probé con el software del asistente de la placa EVAL. Hoja de datos AD9553: enlace

Orientación y amp; El consejo sería muy apreciado.

Gracias por leer esto.

    
pregunta Renegade243

1 respuesta

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¡La solución a esto fue asegurarse de que el PLL esté configurado para aceptar una señal diferencial! Hay un registro que permite cambiar esto.

Además, la amplitud de entrada del LVDS de 10 Meg debía atenuarse para que la PLL la aceptara, esto se hizo a través de una resistencia de 100 R en las dos entradas diferenciales.

    
respondido por el Renegade243

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