Efecto de una mayor fuga de PMOS en la configuración inversa del inversor

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He construido el inversor CMOS estándar en configuración invertida al poner NMOS en el lado superior y el PMOS en el lado inferior. Esto funcionará como un búfer, pero el límite superior e inferior de la salida no será el Vdd y el Gnd. En cambio, cuando NMOS pasa un '1' débil, el límite superior será Vdd-Vth. El PMOS pasa un '0' débil, el límite inferior de salida será Vth del PMOS.

Pero la pregunta es, ¿qué sucede si aumenta la fuga de PMOS? ¿Afectará el límite inferior de la salida, por debajo de la Vth de PMOS?

    
pregunta rajk

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Usted tiene un amplificador de fuente compartido y puede usarlos en líneas de retardo analógico; sin embargo, debido a su notación (1 débil, etc.) parece que quiere que sea una aplicación digital. Nunca "no tendrá fugas" y tendrá un dispositivo por debajo del umbral. Cuando la entrada es 0v, la salida será cualquiera que sea la condición de drenaje necesaria para satisfacer la condición de flujo a través de ambos dispositivos. Sin la información real del dispositivo, es difícil decir dónde estaría esta condición de voltaje. Yo evitaría este diseño por cualquier cosa digital. Si aún desea verlo, hay una buena discusión sobre el uso compartido de carga y el umbral inferior en "Modelado de voltaje de umbral y el régimen de funcionamiento por debajo del umbral de MOSFET de canal corto" por TA Fjeldly, M Shur.

    
respondido por el b degnan

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