Comportamiento extraño al simular la pérdida de conmutación

1

Estoy intentando simular el perfil de carga de la compuerta y las curvas de pérdida de conmutación del transistor como en el circuito a continuación. Utilicé la fuente de corriente ideal (30uA) para la carga, diodo de sujeción (modelo lineal por partes con ron = 1mΩ y Vth = 5mV, como se muestra en la siguiente imagen).

Hay un período extraño que no entiendo, cuando VG < Vth, idealmente, la corriente del transistor debería ser cero y toda la fuente de corriente ideal (30uA) debería fluir a través del diodo. Sin embargo, como puede ver en la siguiente imagen, la corriente del diodo es muy grande (más de 500 uA) aquí. No puedo explicar lo que está pasando aquí. ¿Alguien podría explicar esto?

Aquí está el modelo de diodo (lo obtuve del foro de la comunidad de Cadence). El símbolo del diodo es de analogLib libray.

  

subckt idealDiode (a c)
// nota, la resistencia de activación no debería ser   por debajo de 1mOhm
D1 (a c a c) relé reenviado = 1m vt1 = 0.0 vt2 = 5m
  termina idealDiode

    
pregunta anhnha

1 respuesta

1

Sospecho que el pico actual es causado por capacidades parásitas dentro del FET. Considere el siguiente circuito simplificado: -

simular este circuito : esquema creado usando CircuitLab

C1 / R1 y C2 / R2 son la capacidad y la resistencia en serie Gate-Source y Gate-Drain del FET. No modelo el resto del FET porque solo estamos interesados en el período antes de que se active.

Cuando Vin es 0V, C2 se carga a 1.805V y luego no consume corriente, por lo que D1 solo consume los 30uA provenientes del generador actual.

Cuando Vin hace la transición a 1.8V, el voltaje en el lado de drenaje de C2 también aumenta en 1.8V. Luego descarga a través de R2 en D1, causando un pico de corriente que es positivo en relación con el diodo y negativo en relación con el Drenaje.

    
respondido por el Bruce Abbott