DDR3 coincidencia de longitud entre grupos de señales

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Actualmente profundizo en el diseño incorporando un procesador de aplicaciones y una pieza de memoria DDR3. Ya descubrí cómo se forman los grupos de señales individuales y sobre las pautas relativas a la coincidencia de la longitud del rastreo.

Lo que no puedo entender sin profundizar bastante: 1.) ¿Por qué el reloj debe ser diferente (y por lo tanto los grupos ADDR / CMD / CTRL) deben ser más largos que las líneas DQ?

2.) ¿Por qué no hay un límite inferior en la longitud de rastreo de las señales DQ? y

3.) ¿El ODT es individual para cada línea o el proceso de ajuste toma un valor para todas las líneas de datos?

¡Muchas gracias!

    
pregunta Junius

1 respuesta

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La longitud mínima de las líneas DQ no importa porque simplemente cambiarás la forma en que terminas tus líneas. Dependiendo de cuántos sockets tengas, cambiará la carga de terminación. Necesitas tablas adaptadas de impedancia por esta razón. No he visto las pautas de desarrollo más recientes, pero los diseños de tableros están bastante dados a usted.

Los grupos de control son más largos debido a la "conversación cruzada", y es por esto que tiene el valor WR_DATA_DELAY en los registros de control. Usted hace las líneas de control todo el tiempo que sea necesario y luego agrega algo de tiempo para la configuración.

    
respondido por el b degnan

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