Entendiendo una puerta lógica CMOS con detalles extraños

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Estoy intentando entender qué lógica implementa la siguiente puerta CMOS.

ComparandoconelsiguienteCMOS NAND gate, creo que como la puerta lógica anterior podría ser una puerta NOR , no estoy seguro. Mi problema es que hay algunos detalles adicionales en la puerta CMOS anterior con los que no estoy familiarizado, como Via o Poly contact . También asumo que Metal 2 es la salida, pero no entiendo por qué Metal 2 (salida) está directamente conectada a Metal 1 (drenaje / source) con Poly contact . Me pregunto si alguien puede explicar por qué.

    
pregunta user4838962

1 respuesta

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Tienes razón. Es una puerta NOR. Pero el diseño es extremadamente confuso.

Vía generalmente se refiere al contacto entre capas de metal. Aquí está el contacto entre Metal2 y Metal1. Por convención, los metales se numeran comenzando por el nivel más bajo primero (más cercano a los transistores / sustrato).

Los

contactos poli se refieren al contacto entre el metal de nivel más bajo [Metal1 aquí] y la capa de polisilicio Poli que forma la puerta de los transistores. Aquí estoy confundido por el diseño porque los contactos polifónicos no aterrizan en ninguna capa poli. Por lo tanto, aunque los contactos polifónicos dibujados están conectados a Metal1, no se conectan a otras capas porque no están encima de Poli . Así que podemos considerarlos como desconectados.

La traza de Metal2 también es confusa porque se extiende a un Poly contact no utilizado. Así que parece que está haciendo contactos en 4 puntos, pero en realidad lo está haciendo solo en 2 (el cuadrado rojo en mi imagen editada).

Edité su imagen agregando el esquema de los transistores en azul y la ruta entre los transistores en rojo. Las vías / contactos activos están marcados con un círculo rojo.

Elesquemaresultantedelcircuitoeselsiguiente:

simular este circuito : esquema creado usando CircuitLab

Ese es el esquema de una puerta NOR.

    
respondido por el vrleboss

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