¿Cómo funcionan los Dflipflops en la lógica SAR?

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D-flipflop con set and reset solo puede funcionar cuando set = 1 = reset, y el valor Q depende de D & reloj, pero como el circuito lógico SAR que se muestra a continuación, podemos encontrar que los ajustes y reinicios no son iguales a 1 al mismo tiempo

Tengo curiosidad por saber cómo funciona el D-flipflop en la lógica SAR para que la salida de la lógica SAR se convierta en algo parecido

D9 = 1, D8 = 0, ... D0 = 0

D9 = 0, D8 = 1, D7 = 0, .... D0 = 0

D9 = 0, D8 = 0, D7 = 1, D6 = 0, ..... D0 = 0

y conviértete en D9 = 0, D8 = 0, D7 = 0, D6 = 0, ..... D1 = 0, D0 = 1 al final

    
pregunta 蕭仰恩

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El grupo superior de Dffs genera un frente de onda por lo tanto

000000 < - tras el reinicio inicial 100000 < - sobre el primer borde ascendente del clk 110000 < - en el segundo flanco ascendente 111000 < - a la tercera 111100 111110 111111

y el grupo inferior implementa el comportamiento de prueba / enganche de la búsqueda binaria. El nivel lógico del comparador determina si el bit que acaba de establecerse alto, a medida que la onda se mueve hacia la derecha, permanecerá alto después de que la onda se mueva un bit hacia la derecha.

La retroalimentación del bit 7 "Q" al bit 8 "CLK" [la entrada del triángulo] es la señal digital que realiza la muestra-el-comparador-salida, y realiza esa actividad de búsqueda binaria para ese bit (que está controlando un DAC).

¿Has dibujado un diagrama de tiempo? Comience con "reiniciar", y "reloj". y algún patrón aleatorio "Comp" NRZ. Y las salidas Q de todas las FFs.

    
respondido por el analogsystemsrf

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