¿Análisis de tiempo máximo y voltaje de retención para flip-flop D?

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Lo siguiente es el análisis que he hecho para el circuito:

Este circuito es parte del registro de turnos y solo publico una sección que se requiere para el análisis (Por cierto, el flip-flop D (74LVC1G80) se alimenta a 3.3 V) y la salida D está conectada a otro D-FF (74LVC1G80) usando el filtro R (1 K Ohm) - C (20 pF) y así sucesivamente.

  • Señal de datos, Din: Frecuencia = 400 kHz, rango de voltaje = 0 - 3.3 V

  • Señal de reloj, CLK = 12 Mhz.

  • D-FF capacitancia de entrada = 3.5 pF

Mi intención es analizar el archivador RC y encontrar el voltaje de entrada V en el pin D.

  1. Se dio cuenta de que el propósito del filtro RC es proporcionar un tiempo de retención suficiente. Pero intentaba entender cómo se mejorará el tiempo de espera con un circuito RC en la entrada y cómo puedo calcular matemáticamente el tiempo de espera. Suponiendo de esta manera, la lógica de datos alta o baja se almacenará en la capacitancia (20 pF) y estará disponible para el D-FF, por lo tanto, suficiente tiempo de retención. Básicamente, no estoy convencido de ello y, lamentablemente, Google tampoco ofrece ninguna referencia para este caso. Comparta sus opiniones sobre el propósito del filtro RC y cómo calcular el tiempo de espera.

  2. ¿Cuál será el voltaje máximo (V) en el pin D.

Ver el enfoque de división de voltaje,

$$ V_ {max} = V_ {Din} \ frac {X_ {C \ text {(20pF)}}} {X_ {C \ text {(20pF)}} + R _ {\ text {(1k) }}} $$

Si tomo la regla de división de voltaje, ¿cómo va a estar mal, cuáles son los criterios para seleccionar la regla VD?

Otro enfoque:

$$ V_ {max} = V_ {Din} (1 - e ^ \ frac {-t1} {R _ {\ text {1k}} C _ {\ text {20pf}}}) $$

¿Cuándo puedo usar esta fórmula sobre la regla VD? ¿Cómo puedo seleccionar el tiempo t1?

    
pregunta vt673

2 respuestas

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Este enfoque no va a funcionar. No tiene ninguna relación en su circuito entre el reloj de 12 MHz y la señal entrante (que supongo que es una onda cuadrada nominal, pero esto no cambia mucho).

Esto significa que para cualquier borde de entrada en particular, no tiene idea de dónde caerá el borde del reloj, y si verá una violación de configuración / retención.

El enfoque correcto aquí es hacer una cascada de tu flop con otro flop. Aunque es posible que el primer flop no obtenga una entrada limpia, se resolverá en uno de los dos estados legales. El segundo flop luego obtiene una configuración / retención dramáticamente mejorada en su entrada. El costo aquí es una mayor latencia: se requieren 2 ciclos de reloj para muestrear el cambio de entrada (también podría ser 1 o 3).

La metastabilidad afecta a los flops que fluyen éste más significativamente que el flop de captura.

    
respondido por el Sean Houlihane
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Si el reloj de 400 KHZ está sincronizado con el reloj de 12 MHZ, el problema se convierte en el retardo de tiempo establecido por su filtro RC. Aunque no es una onda sinusoidal, la matemática dice que crea un retraso de 125 nS y un roll-off de -3 dB a 7.957 MHZ. Una onda cuadrada de 400 KHZ tiene bordes de 1.25 uS de separación, durante un período de 2.5 uS.

Un flip-flop típico de 74AC74 tiene un tiempo de configuración de 5.5 nS y un tiempo de espera de 0.5 nS, durante el cual la entrada 'D' debe estar estable durante el flanco ascendente del reloj.

Con una frecuencia de muestreo de 12 MHZ, tiene un margen de reloj ascendente cada 8,33 nS. Con los valores RC que tiene, debería obtener una salida que alterna entre '1' y '0' casi constantemente, con una tasa de fluctuación de 30 HZ. Agregué un dibujo para incluir un filtro de fluctuación, también sincronizado con el reloj de 12 MHZ, pero con un retardo de 8.33 nS NO pasará a lo largo de cualquier salida ruidosa desde el primer flip-flop.

NOTA: Con una onda cuadrada sincronizada y valores pequeños de R y C, es posible que NO haya jitter desde el primer flip-flop

simular este circuito : esquema creado usando CircuitLab

    
respondido por el Sparky256

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