Problema al usar FSL con microblaze

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Quiero pasar algunos datos de mi verilog a mi núcleo de microblaze en ISE 14.7. Estaba haciendo una investigación y parecía que la FSL era la forma más fácil de hacerlo.

Lo que hice fue crear un periférico con una entrada de 32b y una salida de 32b de la variedad FSL. Luego hice clic en configurar el coprocesador y le agregué mi nuevo fsl_link .

Hecho eso, agregó fsl_link_0_to_microblaze_0 , microblaze_0_to_fsl_link_0 y fsl_link_0 a la ventana de la interfaz de mi bus.

Luego hice un chequeo de DRC y recibí

ERROR:EDK:3900 - issued from TCL procedure "::hw_fsl_v20_v2_11_f::check_syslevel_settings" line 14
fsl_link_0_to_microblaze_0 (fsl_v20) - FSL_Clk is unconnected. 

ERROR:EDK:3900 - issued from TCL procedure "::hw_fsl_v20_v2_11_f::check_syslevel_settings" line 14 
microblaze_0_to_fsl_link_0 (fsl_v20) - FSL_Clk is unconnected. 

Todo lo que quiero hacer es pasar algunos valores de registro de mi verilog a mi uBlaze (por ahora ni siquiera tengo que ir a la otra dirección). ¿Qué estoy haciendo mal? No estoy seguro de cómo debo configurar los relojes para que mi FPGA funcione a 200MHz y mi uBlaze está cronometrando a 100MHz si eso ayuda.

    
pregunta toozie21

1 respuesta

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Cierre el EDK y eche un vistazo al archivo system.mhs. Debería ver el reloj FSL y las líneas de reinicio conectadas a sys_clk. Si no, puede agregarlos directamente a ese archivo system.mhs y volver a generar el flujo de bits.

Necesitas dos líneas como esta en el bloque BEGIN / END

BEGIN fsl_v20

  PARAMETER .... 
  PARAMETER ....

  PORT SYS_Rst = sys_rst
  PORT FSL_Clk = sys_clk

END  

Para una lectura nocturna, navegue por la patente FSL. No le ayudará con su implementación, pero me parece que siempre es interesante leer sobre una patente de tecnología:

enlace

    
respondido por el Brian Onn

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