¿Esquema para la ejecución de la planta SRAM?

Creo que casi todas las SRAM básicas diseñadas y fabricadas ahora usan este diseño 6T. Existe un diseño más pequeño, pero suelen ser más caros.

Para analizar este circuito celular, vamos a volver a dibujarlo un poco:

^{simular este circuito : esquema creado usando CircuitLab}

El bit se mantiene en los dos inversores de acoplamiento cruzado formados por los cuatro MOSFET en el medio. Parece confuso, pero este bucle de retroalimentación positiva se engancha, y este enganche es lo que almacena el bit.

Los dos MOSFET en la parte superior están conectados a fuentes de corriente constante (o diodos, no puedo decirlo todavía, pero eso realmente no importa, creo).

Cuando la línea de la palabra sube, los dos MOSFET M1 y M2 se activan, lo que permite detectar la tensión de las líneas de bits o forzar una tensión para cambiar el estado del pestillo.

Cuando el voltaje se aplica por primera vez a cualquier tipo de circuito lógico secuencial, el valor inicial depende de cómo salió el circuito de la fábrica. Cada flop o bit de RAM es diferente. Para obtener los recuerdos en un estado conocido, hay dos opciones. La primera es una señal de reinicio, que se usa para los flops. Esto no se hace para las RAM, ya que haría que el circuito fuera más grande, y las RAM tienen que ver con densidad. En su lugar, puede borrar la memoria RAM escribiendo en cada dirección, o escribir su software para que no se use la ubicación de la memoria antes de escribirla. (La última es siempre una buena idea, por supuesto). Los borrados de RAM se pueden realizar en el software, pero el hardware también puede hacer su propio borrado a través de una máquina de estados. Obviamente, la versión de hardware será más rápida.

Los bits de memoria suelen ser bastante genéricos desde el punto de vista del diseño del circuito. El proceso de fabricación y la disposición física es lo que finalmente determina la capacidad por dólar, velocidad, confiabilidad, etc. Los inversores acoplados pueden ser muy débiles, por lo que puede ser necesario usar amplificadores de detección para medir su estado de manera rápida y correcta. Estos son básicamente amplificadores diferenciales con un ciclo de precarga / evaluación similar a la lógica dinámica.

Ese es el alcance de mi conocimiento personal de trabajar en el desarrollo de MCU. Esta presentación de la Universidad de Texas tiene más información. Dice que las líneas de bits complementarias se utilizan al mismo tiempo. Probablemente esto sea así porque obtiene lecturas diferenciales de forma gratuita, y porque hace que la cancelación de comentarios durante una escritura sea más rápida.

En su esquema, sospecho que los dos transistores PMOS superiores y los condensadores representan los circuitos de precarga y la carga capacitiva de las líneas de bits, y no serían parte del diseño real de la celda de bits.