Problema de precisión de un DDS a frecuencias muy bajas

No es una cosa de precisión, es resolución.

La parte frontal de la hoja de datos especifica una resolución de sintonización de 0.0291Hz con un reloj de 125MHz.

\ $ 0.0291 \ approx \ dfrac {125 \ times 10 ^ {6}} {2 ^ {32}} \ $ Hz (ya que el acumulador de fase es 32 bits)

Eso es aproximadamente el 30% de la frecuencia de salida deseada. Esto se debe al resultado de agregar el LSB de la palabra de sintonización al acumulador de fase a 125MHz, para una frecuencia de reloj determinada, es inherente al chip y la cantidad de bits que eligieron para el acumulador de fase y la palabra de ajuste.

Puede intentar reducir la frecuencia del reloj; el mínimo es 1MHz, por lo que debería poder mejorar la resolución en más de dos órdenes de magnitud, a aproximadamente +/- 0.23% a 0.1Hz.

\ $ 0.23 \ times 10 ^ {- 3} \ approx \ dfrac {1 \ times 10 ^ {6}} {2 ^ {32}} \ $ Resolución de Hz con un reloj de 1MHz

Desafortunadamente, otras cosas tendrán que cambiar para un rendimiento óptimo (especialmente el filtro de salida, que generalmente es un filtro LC elíptico de séptimo orden en estos módulos).

Si nunca necesita ir por encima, digamos, 1Hz, simplemente puede agregar un filtro RC con un corte de, digamos, 100Hz a la salida existente y será aceptable para muchos propósitos.

Lo que está buscando en la hoja de datos es la resolución de sintonización de frecuencia. Para este chip es de 0.0291 Hz para una entrada de reloj de referencia de 125 MHz. Su frecuencia se redondeará a un múltiplo de este número. Este número se basa en la frecuencia de la entrada de reloj del chip.

Por ejemplo, 0.1 Hz se redondeará a 0.0873 Hz (0.0291 * 3). El período de 0.0873 Hz es de 11.5 segundos, que es lo que estás viendo.

Una frecuencia de reloj de entrada más baja dará mayor precisión a frecuencias más bajas. Por lo tanto, si desea una mayor precisión en las frecuencias más bajas, reduzca la frecuencia del reloj.