Pregunta del circuito del cambiador de nivel

Navega tus respuestas
1

Mirando a través de internet, me encontré con el siguiente circuito.

MCU GPIO genera un nivel de 0V o 3.3V.

VDD puede ser 5V o 30V. Me gustaría usar el mismo circuito para ambos propósitos, que es suministrar a la carga con VDD cierta resistencia de fuente cuando MCU GPIO está ENCENDIDO.

Mi pregunta es que

1) ¿Por qué usaron divisor de voltaje en el lado de NMOS? Si PMOS puede tolerar la diferencia VGS de VDD, ¿puedo eliminar la resistencia en el medio?

2) ¿Cuál es el propósito del condensador entre la compuerta y el drenaje del PMOS?

    
pregunta Steve

2 respuestas

1

Un GPIO alto producirá un voltaje de drenaje de ~ 0 en el primer FET. Sin el divisor, esto produce esencialmente VDD entre la puerta y la fuente del segundo FET. Un VDD de 30 voltios excede en gran medida la tensión máxima de la compuerta, típicamente 20 voltios. Con un divisor 2: 1, un VDD de 30 voltios produce un voltaje de compuerta de 20 voltios, mientras que un VDD de 6 voltios producirá aproximadamente 4 voltios.

    
respondido por el WhatRoughBeast
1

El divisor de voltaje es probablemente porque el segundo mosfet es un nmos, debe tener el voltaje de la compuerta más alto que el drenaje para que se encienda, la resistencia actúa como un divisor para lograr esto. Un Pmos sería mucho más sutable para esta aplicación. Los PMOS hacen grandes conductores laterales altos. La resistencia también puede usarse para protección, las compuertas Mosfet nunca deben conectarse a una fuente de baja impedancia ya que la corriente de entrada puede destruir la compuerta. Utilice siempre una resistencia u otros medios para aumentar la impedancia.

No puedo hablar con el propósito del condensador, pero retardará el tiempo de encendido del mosfet, lo cual no es deseable.

    
respondido por el laptop2d

Lea otras preguntas en las etiquetas

Regule la salida de 9VDC @ 7A PSU hasta 3 a 7.5 vdc a una frecuencia sinusoidal de 1Hz El pasador monta filas de pasadores horizontales