espacio de canales sub-kilohertz con PLL

Parece que el ADF4350 crea multiplicadores "fraccionarios" al intercalar la relación del divisor en la ruta de retroalimentación. Es este dithering que está creando sus bandas laterales.

Un mejor enfoque sería mantener el '4350 en un modo entero todo el tiempo, y en su lugar usar uno de sus chips DDS para generar la referencia para él.

Creo que Dave Tweed descubrió la razón de los estímulos que estás viendo.

Una solución alternativa que podría tener un costo menor que la sugerencia de Dave:

• Use un oscilador de cristal de 10 MHz, horneado si es necesario, para proporcionar estabilidad a largo plazo.

• Use un chip DDS en, digamos, 125 MHz para proporcionar capacidad de ajuste

• Alimente la salida DDS a un PLL multiplicado x8 para aumentar la frecuencia de salida a 1 GHz y filtrar los artefactos DDS. (Si tienes que pensar en un multiplicador de números enteros o fraccionarios de N es mejor para minimizar los espolones es algo en lo que tendrás que pensar, o tal vez alguien más estará de acuerdo).

Para la etapa DDS final, usar el VCO de sintonización más estrecha que puede encontrar para cubrir su banda de frecuencia ayudará a minimizar el ruido de fase. Como, por supuesto, se prestará especial atención al diseño del filtro de bucle.

Parece que la placa de evaluación 4350 está configurada para un ancho de banda de filtro de bucle de 20 kHz, por lo que no es una sorpresa que veas n espuelas fraccionarias dentro de ese ancho de banda. Hay un par de soluciones potenciales.

Si reemplaza el oscilador de referencia con un DDS, eso le ayudará con la resolución de frecuencia. Sin embargo, deberá tener cuidado de que la DDS no tenga espuelas de salida DAC que aparezcan en su salida. Seguiría el DDS con un filtro de banda bastante estrecha para eliminar cualquier espurio fuera de banda. También es posible que desee ver los requisitos de ruido de fase, por si acaso.

Otra posibilidad es rediseñar el filtro de bucle para que sea más estrecho. Si lo lleva a 500 Hz, eso debería ayudar a eliminar la referencia falsa, y podría hacerlo incluso más estrecho según los requisitos de tiempo de bloqueo.

Cuando estaba usando un generador de funciones como fuente de referencia, estaba agregando una cantidad significativa de ruido a la señal, ya que el ruido de fase del generador de funciones es mucho más alto que un oscilador de referencia, por lo que no es de extrañar.

Creo que lo que acabaremos con una configuración híbrida de PLL / DDS. Es decir, use el PLL en un modo entero-N para establecer la frecuencia aproximada, y luego mezcle con eso una señal de sintonización fina desde el DDS.

He jugado un poco ajustando la frecuencia de entrada de referencia a la placa ADF4350 PLL (usando un generador de función SRS), y mientras eso logra lo que estaba buscando, el espectro de FFT parece mucho menos feliz cuando me alejo de 10 MHz (o 20 MHz) ... el pico central se desplaza como se esperaba, pero el piso de ruido salta desde donde estaba a una frecuencia de referencia de 10 MHz. No sé lo suficiente como para decir por qué es esto, pero usar un esquema de mezcla DDS / PLL obtendrá el pequeño espacio de canales que necesito en ese rango de alta frecuencia. Además, abre la capacidad de hacer cosas más complicadas como barridos de frecuencia, etc.